EDA的發(fā)展過程

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1、 EDA 的發(fā)展過程 作為電子設(shè)計技術(shù)的核心的 EDA技術(shù)是指以計算機為工作平臺研制成的電子 CAD通用軟件包，融合了計算機技術(shù)、應(yīng)用電子技術(shù)、智能化技術(shù)的最新成果。 EDA主要能輔助進行 IC 設(shè)計、 PCB設(shè)計和電子電路設(shè)計這三方面的設(shè)計工作，已 有 30 年的發(fā)展歷程，大致可分為以下三個階段： CAD階段， CAE 階段和 EDA階 段。 起源于九十年代的電子系統(tǒng)自動化技術(shù)代表了當今電子設(shè)計技術(shù)的最新發(fā) 展方向，高層次的電子設(shè)計方法，它通過“自頂向下”的設(shè)計方法

2、，對整個系統(tǒng) 進行功能劃分。系統(tǒng)的關(guān)鍵電路通過專用集成電路實現(xiàn)，然后采用 HDL完成系統(tǒng) 行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。 下面重點介紹與 EDA 基本特征密切相關(guān)的 4 個概念： 1．“自頂向下”的設(shè)計方法： 上世紀的最后一個十年開始前，電子設(shè)計人員設(shè)計系統(tǒng)的方法主要為選用標 準集成電路“自底向上”地構(gòu)造需要實現(xiàn)的系統(tǒng)，但這種方法在長期的生產(chǎn)實踐 中被證明是成本高、效率低和容易出錯的。 于是設(shè)計人員開始了新的設(shè)計方法的探究，改為使用“自

3、頂向下”的設(shè)計方 1 / 7 法。這種全新的設(shè)計方法首先從系統(tǒng)設(shè)計入手，在系統(tǒng)頂層進行功能方框圖的劃 分（由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn) 結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量） 。 然后，設(shè)計人員在方框圖一級進行仿真、糾錯和用硬件描述語言對高層次的系統(tǒng) 行為進行描述，并進行系統(tǒng)一級的進行驗證。最后，用綜合優(yōu)化工具生成具體門 電路的網(wǎng)絡(luò)表，并可通過印刷電路板或?qū)Ｓ眉呻娐愤M行硬件實現(xiàn)。 2

4、．采用 ASIC 芯片進行設(shè)計： 隨著設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高一個電子系統(tǒng)可能需要包含成千 上萬個中小規(guī)模集成電路，這就帶來了體積和功耗的顯著增大和系統(tǒng)整體可靠性 的降低。為了解決這個問題設(shè)計人員研發(fā)了通過 ASIC 芯片進行設(shè)計的方法。 ASIC芯片又可分為以下三種： (一 ) 全定制 ASIC： 芯片上所有晶體管的幾何圖形和工藝規(guī)則均由設(shè)計師定義。 設(shè)計師將 設(shè)計結(jié)果交由廠家進行掩模制造并由后者做出產(chǎn)品。通過這種設(shè)計方法， 芯片面積利用率高、 低功耗的且速度快， 具有最優(yōu)

5、的性能。 但由于需要設(shè) 計師進行全局的精密設(shè)計和驗證，過程難免耗時且費錢。因為這個原因， 全定制 ASIC 只在大批量產(chǎn)品上開發(fā)運用。 (二 ) 半定制 ASIC： 2 / 7 半定制 ASIC 芯片的版圖設(shè)計通過犧牲芯片性能來縮短開發(fā)時間 方法。通常包含以下兩種方法： 門陣列設(shè)計法和標準單元設(shè)計法。 這兩種 方法約束性的設(shè)計方法可以很大程度地簡化設(shè)計。 (三 ) 可編程 ASIC： 可編程邏輯芯片經(jīng)歷了從 PAL到 FPGA的發(fā)展階段，最大的特點 就是設(shè)計

6、 人員完成設(shè)計后， 自己就可以燒制出需要的芯片而無須通過 IC 廠家進行 制造， 這使得開發(fā)周期得到了相當大的縮短。 目前較為領(lǐng)先的 CPLD和 FPGA屬高密度集成度已高達兩百萬每 門，屬于高密度可編程邏輯器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載 體。它兼具高集成度和可編程的優(yōu)點，特別適合于產(chǎn)品的快速先期研制和開 發(fā)。 3. 硬件描述語言 HDL： 在 EDA時代，設(shè)計師通過 HDL軟件編程的方式來描述電子系統(tǒng)的邏輯

7、功能、電路結(jié)構(gòu)和連接形式。 作為一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，HDL與傳統(tǒng)的門級描述方式 3 / 7 相比更適合大規(guī)模系統(tǒng)的設(shè)計。如果要實現(xiàn)一個三十二位的加法器，利用 VHDL 語言實現(xiàn)只需要一行“ Z = X ＋ Y ”。如果使用圖形輸入軟件進行設(shè)計卻需要 輸入多至五百到一千個邏輯門。且 VHDL語言較之有可讀性強，易于修改和發(fā)現(xiàn) 錯誤的優(yōu)點。 早期的硬件描述語言由不同的 EDA廠商開發(fā)，互不兼容且不支持多層次設(shè)計。 層次間翻譯工作通過人工實現(xiàn)，這顯然給電子系統(tǒng)設(shè)計的發(fā)展

8、造成了很大的阻 礙。為了克服以上不足， 1985 年美國國防部正式推出了高速集成電路硬件描述語 言 VHDL.該語言在 1987 年被 IEEE 采納為硬件描述語言標準。 作為一種全方位的硬件描述語言， VHDL包括系統(tǒng)行為級、 寄存器傳輸級和邏 輯門級多個設(shè)計層次 , 支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。因此 VHDL幾乎覆蓋了以往各種硬件描述語言的功能， 整個自頂向下或自底向上的電路 設(shè)計過程都可以用 VHDL來完成。 不僅如此， VHDL還具有以下優(yōu)點：具有寬范圍描述能力，將設(shè)

9、計人員的工作 重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)；可以用簡潔 明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，而且也便于設(shè)計結(jié)果的交流、保存 和重用；設(shè)計不依賴于特定的器件，方便了平臺的轉(zhuǎn)換；作為一個標準語言，被 眾多的 EDA廠商支持，系統(tǒng)移植性好。 4．EDA系統(tǒng)框架結(jié)構(gòu)。 4 / 7 目前主要的 EDA 系統(tǒng)都建立了自己的框架結(jié)構(gòu)，如 DesignFramework 和 FalconFramework ，且這些框架結(jié)構(gòu)都遵守國際統(tǒng)一技術(shù)

10、標準。 EDA系統(tǒng)框架結(jié)構(gòu) 是一套配置和使用 EDA軟件包的規(guī)范，可以將來自不同 EDA廠商的工具軟件進行 優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下。通過對任務(wù)和設(shè)計師之間在 整個產(chǎn)品開發(fā)過程中的信息進行傳輸與共享， EDA系統(tǒng)框架結(jié)構(gòu)促進了工程自頂 向下的設(shè)計方法。 電子設(shè)計自動化技術(shù)的每一次進步 , 都引起了設(shè)計層次上的飛躍。下面主要 介紹電路級設(shè)計和系統(tǒng)級設(shè)計： 電路級設(shè)計： 設(shè)計師接受系統(tǒng)設(shè)計任務(wù)后首

11、先需要確定設(shè)計方案并選擇能實現(xiàn)該方案的 合適元器件。在選定原件后需要根據(jù)具體的元器件設(shè)計電路原理圖。 然后可以開始進行包括數(shù)字電路的邏輯模擬、故障分析、模擬電路的交直流 分析、瞬態(tài)分析在內(nèi)的第一次仿真。在進行系統(tǒng)仿真時，必須要有元件模型庫的 支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。 這一次仿真可以檢驗設(shè)計方案在功能方面的正確性。 第一次仿真之后，在制作 PCB板之前還可以進行 PCB后分析。其中包括熱分 5 / 7 析、噪聲及竄擾分析、電磁兼容分析、可靠

12、性分析等。軟件可將分析后的結(jié)果參 數(shù)反標回電路圖，進行第二次仿真。這次仿真主要是用于檢驗 PCB的可行性。 通過仿真，電路級的 EDA技術(shù)可以使電子工程師在實際的電子系統(tǒng)產(chǎn)生前就 可以全面地了解系統(tǒng)的功能特性和物理特性。因此可以縮短開發(fā)時間、降低開發(fā) 成本，將開發(fā)風險消滅在設(shè)計階段。 系統(tǒng)級設(shè)計： 近二十年來電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)復(fù)雜程度提高和上市時限緊迫 的特點。但電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計師的所有工作 都是在基本邏輯門這一層次上

13、進行。這種設(shè)計方法不能適應(yīng)新的形勢，因此，系 統(tǒng)級設(shè)計方法作為一種高層次的電子設(shè)計方法應(yīng)運而生。高層次設(shè)計是一種“概 念驅(qū)動式”設(shè)計。它允許設(shè)計人員針對設(shè)計目標進行功能描述而無須通過門級原 理圖描述電路。 這無疑使得設(shè)計人員擺脫了電路細節(jié)的束縛，可以更好地以把精力集中于創(chuàng) 造性的方案與概念的構(gòu)思上。一旦這些概念構(gòu)思以高層次描述的形式輸入計算 機， EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣新的概念就能迅速 有效地成為產(chǎn)品，從而大大縮短產(chǎn)品的研制周期，提高研發(fā)效率。 而且，由

14、于高層次設(shè)計不涉及實現(xiàn)工藝而只是定義系統(tǒng)的行為特性，因此， 還可以在廠家綜合庫的支持下利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種 6 / 7 工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 綜上所述，高速發(fā)展著的 EDA技術(shù)是電子設(shè)計領(lǐng)域內(nèi)一場正在進行著的 革命。每年都有新的 EDA工具問世， EDA技術(shù)的每一個進展都將帶來電子設(shè)計領(lǐng) 域內(nèi)的一場革新。作為學生，我們需要做的就是努力學習 EDA的相關(guān)知識，做到 為我所用。 EDA的強大力量必將為我們今后的工作帶來幫助。 7 / 7