EDA課程設(shè)計(jì)

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1、 目錄 第一章 緒論 2 一、EDA技術(shù)的發(fā)展 2 二、EDA技術(shù)的應(yīng)用 2 三、EDA技術(shù)的設(shè)計(jì)方法 3 1、傳統(tǒng)的設(shè)計(jì)方法 3 2、現(xiàn)代的設(shè)計(jì)方法 3 第二章 交通燈控制系統(tǒng)設(shè)計(jì) 7 一、交通燈控制系統(tǒng)簡(jiǎn)介 7 二、設(shè)計(jì)要求 7 三、設(shè)計(jì)思路 8 四、設(shè)計(jì)流程圖 9 五、設(shè)計(jì)步驟及程序 10 1、設(shè)計(jì)步驟 10 2、參考源程序 11 六、 硬件實(shí)現(xiàn)與調(diào)試結(jié)果 14 1、器件下載編程與硬件實(shí)現(xiàn) 14 2、調(diào)試結(jié)果分析 14 第三章 課程設(shè)計(jì)總結(jié) 16 參考文獻(xiàn) 17 第一章 緒論 一、EDA技術(shù)的發(fā)展 EDA是以計(jì)算機(jī)為平臺(tái)，融合了應(yīng)

2、用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制的電子CAD通用軟件包，主要輔助進(jìn)行三方面的工作：IC設(shè)計(jì)、電子線路設(shè)計(jì)以及PCB設(shè)計(jì)，回顧近30年電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將EDA技術(shù)分為三個(gè)階段：20世紀(jì)70年代為CAD階段，人們開始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作，產(chǎn)生計(jì)算機(jī)輔助技術(shù)的概念。20世紀(jì)80年代為CAE階段，與CAD相比，除了純粹的圖形設(shè)計(jì)功能之外又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電器連接網(wǎng)絡(luò)表將二者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助設(shè)計(jì)的概念。CAE的主要功能是：原理圖輸入，邏輯圖仿真，電路分析，自動(dòng)布局不限，PCB分析。20世紀(jì)

3、90年代為EDA階段，盡管CAD/CAE技術(shù)取得了很大的成功，但并沒有把人們從繁重的勞動(dòng)中解放出來。在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種軟件界面千差萬別，學(xué)習(xí)使用困難，互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)的銜接，基于以上環(huán)節(jié)不足，人們開始最求：貫徹整個(gè)設(shè)計(jì)過程的自動(dòng)化，這就是EDA即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。 二、EDA技術(shù)的應(yīng)用 EDA技術(shù)在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。在科研方面，主要利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真，利用虛擬一起進(jìn)行產(chǎn)品測(cè)試，將CPLD/FPGA器件實(shí)際應(yīng)用到儀器設(shè)備中，從事PCB設(shè)計(jì)和ASIC設(shè)計(jì)等。在產(chǎn)品設(shè)計(jì)與制造方面，EDA技術(shù)應(yīng)用于仿真

4、、生產(chǎn)、測(cè)試等各個(gè)環(huán)節(jié)。EDA技術(shù)已經(jīng)應(yīng)用于各行各業(yè)，在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域都有EDA技術(shù)的應(yīng)用。另外，EDA軟件的功能也日益強(qiáng)大。 三、EDA技術(shù)的設(shè)計(jì)方法 數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向下設(shè)計(jì)法等。數(shù)字系統(tǒng)的設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。 1、傳統(tǒng)的設(shè)計(jì)方法 由底向上的設(shè)計(jì)方法其主要步驟是：根據(jù)系統(tǒng)對(duì)硬件的要求詳細(xì)編制技術(shù)規(guī)格書，畫出系統(tǒng)控制流程圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖：進(jìn)行個(gè)功能模塊的細(xì)化和電路設(shè)計(jì)；個(gè)功能模塊設(shè)計(jì)、調(diào)試完成后，將各功能

5、模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。其設(shè)計(jì)過程大致如圖1所示。 2、現(xiàn)代的設(shè)計(jì)方法 EDA技術(shù)采用現(xiàn)代的設(shè)計(jì)方法——自頂向下的設(shè)計(jì)方法。這種設(shè)計(jì)方法綜合運(yùn)用各方面的知識(shí)，設(shè)計(jì)者必須從系統(tǒng)的角度 圖 1 流程圖 來分析每個(gè)設(shè)計(jì)，同時(shí)還要對(duì)數(shù)字電路結(jié)構(gòu)、EDA工具、微電子等有關(guān)知識(shí)有比較全面的了解，這樣才能發(fā)揮自頂向下設(shè)計(jì)的優(yōu)勢(shì)，提高電路設(shè)計(jì)的質(zhì)量和效率。在進(jìn)行自頂向下的設(shè)計(jì)時(shí)，仿真和綜合只是系統(tǒng)實(shí)現(xiàn)的手段，要成功完成一個(gè)復(fù)雜系統(tǒng)的設(shè)計(jì)，不僅要熟練使用先進(jìn)的高層次設(shè)計(jì)工具，還要對(duì)系統(tǒng)本身有正確理解。 采用自頂向下

6、技術(shù)進(jìn)行設(shè)計(jì)可分為三個(gè)主要階段：系統(tǒng)設(shè)計(jì)、系統(tǒng)的綜合優(yōu)化和系統(tǒng)實(shí)現(xiàn)，各個(gè)階段之間并沒有絕對(duì)的界限。如圖1是一個(gè)完整的自頂向下的設(shè)計(jì)流程。 圖 2 自頂向下設(shè)計(jì)流程 1、系統(tǒng)設(shè)計(jì) 系統(tǒng)設(shè)計(jì)是整個(gè)設(shè)計(jì)流程中最重要的部分，它包括系統(tǒng)功能分析、體系結(jié)構(gòu)設(shè)計(jì)、系統(tǒng)描述與系統(tǒng)功能仿真4個(gè)步驟，這一階段所做的工作基本上決定了說設(shè)計(jì)電路的性能，后面所做的工作都是以這一部分為基礎(chǔ)的。 （1）系統(tǒng)功能分析 進(jìn)行系統(tǒng)功能分析的目的是在進(jìn)行系統(tǒng)設(shè)計(jì)之前明確系統(tǒng)的需求，也就是確定系統(tǒng)所要完成的功能、系統(tǒng)的輸入輸出以及輸入輸出

7、之間的關(guān)系等，并且要確定系統(tǒng)的時(shí)序要求。 系統(tǒng)功能分析的另外一個(gè)目的就是進(jìn)行系統(tǒng)的模塊劃分。在系統(tǒng)分析時(shí)，應(yīng)根據(jù)功能的耦合程度，將系統(tǒng)劃分為不同的功能模塊，每一個(gè)功能都映射到一個(gè)模塊，同時(shí)還需要確定模塊之間的相互關(guān)系，這模塊化設(shè)計(jì)的基本要求。 （2）體系結(jié)構(gòu)設(shè)計(jì) 體系結(jié)構(gòu)設(shè)計(jì)是整個(gè)系統(tǒng)設(shè)計(jì)階段最重要的工作，它的首要任務(wù)就好似數(shù)據(jù)通路和控制通路的設(shè)計(jì)。在數(shù)字系統(tǒng)設(shè)計(jì)中，系統(tǒng)的控制是建立在數(shù)據(jù)通路基礎(chǔ)之上的，不同的數(shù)據(jù)通路對(duì)應(yīng)了不同的控制通路。數(shù)據(jù)通路的設(shè)計(jì)包括唄處理數(shù)據(jù)的類型分析、單元的劃分以及處理單元之間的關(guān)聯(lián)程度等?？刂仆肥菙?shù)據(jù)通路上數(shù)據(jù)傳輸?shù)目刂茊卧?，用于協(xié)調(diào)數(shù)據(jù)處理單元之間的關(guān)系

8、?？刂仆返脑O(shè)計(jì)主要包括數(shù)據(jù)的調(diào)度、數(shù)據(jù)的處理算法和正確的時(shí)序安排。 （3） 系統(tǒng)描述 所謂系統(tǒng)描述，也就是使用HDL語言對(duì)系統(tǒng)進(jìn)行編碼。在進(jìn)行大型然間的開發(fā)時(shí)，編碼與前面所進(jìn)行的系統(tǒng)劃分工作相比就顯得不那么重要了，但在使用硬件描述語言進(jìn)行數(shù)字電路描述時(shí)，情況則完全不同，因?yàn)檎Z言的描述直接決定著電路的性能，不好的編碼將無法反映所確定的體系結(jié)構(gòu)，可能導(dǎo)致前面所做的工作完全被浪費(fèi)。 （4） 系統(tǒng)功能仿真 系統(tǒng)功能仿真用于檢查色和記者所編寫的硬件描述語言代碼是否完成了預(yù)定的功能。幾乎所有的高層設(shè)計(jì)軟件都雞翅語言級(jí)的系統(tǒng)仿真，這樣在系統(tǒng)綜合前就可以通過系統(tǒng)功能仿真來驗(yàn)證所設(shè)計(jì)系統(tǒng)的功能正確與否

9、。 2、系統(tǒng)綜合優(yōu)化 在完成系統(tǒng)功能仿真后，接下來的工作就是系統(tǒng)的綜合優(yōu)化，主要包括系統(tǒng)的綜合優(yōu)化與門級(jí)仿真。 （1） 系統(tǒng)的綜合優(yōu)化 綜合器對(duì)系統(tǒng)的綜合優(yōu)化主要分為兩步：第一步將硬件描述語言翻譯成門電路；第二步對(duì)產(chǎn)生的電路進(jìn)行優(yōu)化。綜合優(yōu)化的主要工作是在第二步進(jìn)行的，判斷一個(gè)綜合器性能的標(biāo)準(zhǔn)也基于這一步。 系統(tǒng)優(yōu)化的目的就是花費(fèi)最少的硬件資源滿足最大的時(shí)序要求，所以系統(tǒng)優(yōu)化就是在系統(tǒng)的速度和面積之間找到一個(gè)最佳方案。系統(tǒng)優(yōu)化的關(guān)鍵在于系統(tǒng)約束條件的設(shè)定，施加到系統(tǒng)的約束條件將使綜合器對(duì)系統(tǒng)的優(yōu)化按照設(shè)計(jì)者期望的目標(biāo)進(jìn)行。 （2） 門級(jí)仿真 綜合工具可以從綜合優(yōu)化后

10、的電路中提取出系統(tǒng)門級(jí)描述的硬件描述語言文件，該文件內(nèi)不僅包含了完成系統(tǒng)功能所需的元件信息，而且也包含了電路元件的一些時(shí)序特性，經(jīng)過門級(jí)仿真的電路通過布局布線后仿真的可能性增大。進(jìn)行ASIC設(shè)計(jì)是，在生產(chǎn)廠家的工藝庫(kù)上布局布線的流程較為繁瑣，進(jìn)行門級(jí)仿真可以在進(jìn)行布局布線之前最大限度地發(fā)現(xiàn)問題而節(jié)省時(shí)間。如果進(jìn)行布局布線后時(shí)序仿真的條件便利，很多情況下就不需要進(jìn)行門級(jí)仿真工作了。 3、系統(tǒng)實(shí)現(xiàn) 如果系統(tǒng)綜合優(yōu)化的結(jié)果滿足設(shè)計(jì)者的要求，就可以進(jìn)行系統(tǒng)實(shí)現(xiàn)了，設(shè)計(jì)者可以將綜合后的電路的網(wǎng)表文件和設(shè)計(jì)者的時(shí)序要求交給IC生產(chǎn)廠家進(jìn)行下一步的工作，也可以通過EDA工具軟件對(duì)FPGA/CPLD芯片進(jìn)

11、行配置與編程。 第二章 交通燈控制系統(tǒng)設(shè)計(jì) 一、交通燈控制系統(tǒng)簡(jiǎn)介 隨著我國(guó)經(jīng)濟(jì)的快速發(fā)展，車輛擁有量也隨之幾句增加，再加上人口數(shù)量的膨脹，城市的交通擁擠問題變得日益突出。如何使交通燈的控制更加合理，使現(xiàn)有的交通資源發(fā)揮更大的效益，已經(jīng)成為城市管理者和科技工作者共同關(guān)心的問題。這個(gè)交通燈

12、控制系統(tǒng)主要利用可編程邏輯器件來實(shí)現(xiàn)，通過外部輸入可方便的設(shè)定交通燈的延遲時(shí)間，使交通燈控制數(shù)字電路設(shè)計(jì)得到了優(yōu)化，提高了系統(tǒng)的靈活性、可靠性和可擴(kuò)展性。該系統(tǒng)可以較好的緩解交通壓力，并可實(shí)現(xiàn)對(duì)突發(fā)事件進(jìn)行緊急處理。通過使用硬件描述語言進(jìn)行數(shù)字電子系統(tǒng)設(shè)計(jì)。VHDL語言由于具有強(qiáng)大的行為描述能力和豐富的仿真語句從而成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 系統(tǒng)主要分為三大模塊：時(shí)鐘分頻模塊、控制和計(jì)時(shí)模塊、掃描顯示譯碼模塊。 二、設(shè)計(jì)要求 能顯示十字路口東西、南北兩個(gè)方向的紅、黃、綠燈的指示狀態(tài)，用兩組紅、黃、綠三色燈作為兩個(gè)方向的紅、黃、綠燈； 南北向?yàn)橹鞲傻?，每次通行時(shí)間為25S，東

13、西向?yàn)橹Ц傻?，每次通行時(shí)間為15S； 能實(shí)現(xiàn)正常的倒計(jì)時(shí)功能，用兩組數(shù)碼管作為東西、南北向的倒計(jì)時(shí)顯示。其中，黃燈：5S。 能實(shí)現(xiàn)特殊狀態(tài)的功能。按下SP鍵后，能實(shí)現(xiàn)以下特殊功能： （1）顯示倒計(jì)時(shí)的兩組數(shù)碼管閃爍； （2）計(jì)數(shù)器停止計(jì)數(shù)并保持在原來的狀態(tài)； （3）東西、南北路口均顯示紅燈狀態(tài)； （4）特殊狀態(tài)解除后能繼續(xù)計(jì)數(shù)； 5. 能實(shí)現(xiàn)全清零功能。按下reset鍵后，系統(tǒng)實(shí)現(xiàn)全清零，計(jì)數(shù)器由初狀態(tài)計(jì)數(shù)，對(duì)應(yīng)狀態(tài)的指示燈亮； 6. 用VHDL語言設(shè)計(jì)上述功能的交通燈控制器，并用層次化方法設(shè)計(jì)該電路； 7. 仿真、驗(yàn)證設(shè)計(jì)的正確性。 8.時(shí)鐘輸入：clki

14、n=2KHz 采用分頻器分成：1Hz，然后提供給系統(tǒng) 三、設(shè)計(jì)思路 1.　交通燈控制器的電路控制原理框圖如圖3所示，主要包括置數(shù)器模塊、定時(shí)計(jì)數(shù)器模塊、主控制器模塊和譯碼器模塊。置數(shù)器模塊將交通燈的點(diǎn)亮?xí)r間預(yù)置到置數(shù)電路中。計(jì)數(shù)器模塊以秒為單位倒計(jì)時(shí)，當(dāng)計(jì)數(shù)值減為零時(shí)，主控電路改變輸出狀態(tài)，電路進(jìn)入下一個(gè)狀態(tài)的倒計(jì)時(shí)。核心部分是主控制模塊。具體控制情況見表1。 圖 3 電路控制原理框圖 表格 1 交通燈控制器狀態(tài)控制表 狀態(tài) 主干道 支干道 時(shí)間/s 1 紅燈亮 紅燈亮 20 2 黃燈亮 紅燈亮 5 3

15、 紅燈亮 綠燈亮 10 4 紅燈亮 黃燈亮 5 四、設(shè)計(jì)流程圖 由以上要求可以得到該系統(tǒng)的程序流程圖如圖4所示。其中，GA、RA、YA表示A支路的綠燈、紅燈、黃燈，GB、RB、YB表示B支路的綠燈、紅燈、黃燈，S表示特殊功能按鍵，T表示計(jì)時(shí)的時(shí)間。 圖 4 程序流程圖 五、設(shè)計(jì)步驟及程序 1、設(shè)計(jì)步驟 （1） 編寫各個(gè)模塊的源程序，檢查編譯。 （2） 建立工程，以頂層原理圖文件名為工程名，把先前建立的VHDL程序假如這個(gè)工程中，并對(duì)每個(gè)VHDL程序創(chuàng)建原理圖符號(hào)，通過原理圖輸入設(shè)計(jì)頂層原理圖。建立如圖5所

16、示的原理圖，檢查編譯，并進(jìn)行系統(tǒng)仿真。 （3） 選擇元器件，定義好管腳。 （4） 編譯，進(jìn)行時(shí)序仿真并分析波形。 （5） 下載程序，進(jìn)行硬件測(cè)試。 圖 5 交通燈控制系統(tǒng)結(jié)構(gòu)圖 2、參考源程序 （1）分頻器模塊設(shè)計(jì) ——ffpin.vhd 源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigne

17、d.all; entity ffpin is port (clklk:in std_logic; ft:out std_logic); end ffpin; architecture a of ffpin is signal fm:std_logic; begin process(clk1k) variable num:integer range 0 to 2000; begin if clk1kevent and clk1k=1 then if num<1000 then num:=num+1; else

18、 num:=1; fm<=not fm; end if ; end if; ft<=fm; end process; end a; （2）交通燈控制模塊設(shè)計(jì) ——ledcontrol.vhd 源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ledcontrol is port(reset,clk,urgen :in std_logic; s

19、tate :out std_logic_vector(1 downto 0); sub,set1,set2 :out std_logic); end ledcontrol; architecture a of ledcontrol is signal count:std_logic_vector(6 downto 0); signal subtemp:std_logic; begin sub<=subtemp and (not clk); statelabel: process(reset,clk) begin

20、 if reset=1 then count<="0000000"; state<="00"; elsif clkevent and clk=1 then if urgen=0 then count<=count+1;subtemp<=1;else subtemp<=0;end if; if count=0 then state<="00";set1<=1;set2<=1; elsif count=20 then state<="01";set1<=1; elsif count=25 then state<="1

21、0";set1<=1;set2<=1; elsif count=35 then state<="11";set2<=1; elsif count=49 then count<="0000000";else set1<=0;set2<=0;end if; end if; end process statelabel; end a; （3）交通燈顯示模塊設(shè)計(jì) ——ledshow.vhd 源程序 library ieee; use ieee.std_logic_1164.all; us

22、e ieee.std_logic_unsigned.all; entity ledshow is port(clk,urgen :in std_logic; state :in std_logic_vector(1 downto 0); sub,set1,set2 :in std_logic; r1,g1,y1,r2,g2,y2 :out std_logic; led1,led2

23、:out std_logic_vector(7 downto 0)); end ledshow; architecture a of ledshow is signal count1,count2:std_logic_vector(7 downto 0); signal setstate1,setstate2:std_logic_vector(7 downto 0); signal tg1,tg2,tr1,tr2,ty1,ty2:std_logic; begin led1<="11111111" when urgen=1 and clk=0 else c

24、ount1; led2<="11111111" when urgen=1 and clk=0 else count2; tg1<=1 when state="00" and urgen=0 else 0; ty1<=1 when state="01" and urgen=0 else 0; tr1<=1 when state(1)=1 or urgen=1 else 0; tg2<=1 when state="10" and urgen=0 else 0; ty2<=1 when state="11" and urgen=0 else 0; tr2<=1 when state(1

25、)=0 or urgen=1 else 0; setstate1<= "00100000" when state="00" else "00000101" when state="01"else "00010101"; setstate2<= "00010000" when state="10" else "00000101" when state="11"else "00100101"; label2: process(sub) begin if subevent and sub=

26、1 then if set2=1 then count2<=setstate2; elsif count2(3 downto 0)="0000" then count2<=count2-7;else count2<=count2-1;end if; g2<=tg2; r2<=tr2; y2<=ty2; end if; end process label2; label1: process(sub) begin if subevent and sub=1 then if set1=1 then count1<=se

27、tstate1; elsif count1(3 downto 0)="0000" then count1<=count1-7;else count1<=count1-1;end if; g1<=tg1; r1<=tr1; y1<=ty1; end if; end process label1; end a; 六、 硬件實(shí)現(xiàn)與調(diào)試結(jié)果　 1、器件下載編程與硬件實(shí)現(xiàn) 在進(jìn)行硬件測(cè)試時(shí)，按鍵k1對(duì)應(yīng)復(fù)位端reset，按鍵k2對(duì)應(yīng)緊急開關(guān)urgent。EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的時(shí)鐘cp2對(duì)應(yīng)計(jì)數(shù)時(shí)鐘CLK，數(shù)碼管M3、M4對(duì)應(yīng)東西走向的時(shí)鐘顯示。LE

28、D燈l16、l15、l14對(duì)應(yīng)東西走向的綠燈G1、黃燈Y1、紅燈R1。數(shù)碼管M1、M2對(duì)應(yīng)南北走向的時(shí)鐘顯示。LED燈l1、l2、l3對(duì)應(yīng)南北走向的綠燈G2、黃燈Y2、紅燈R2，對(duì)應(yīng)的硬件結(jié)構(gòu)示意圖如圖6所示。 圖 6 交通燈控制系統(tǒng)的硬件示意圖 2、調(diào)試結(jié)果分析 從仿真圖8可以看出，從25S到01S第一個(gè)綠燈（用于指示南北方向）亮，下一個(gè)周期05S到01S第一個(gè)黃燈亮，緊接著第一個(gè)紅燈亮起，符合南北方向通行30S的要求。從20S到06S第二個(gè)綠燈（用以指示東西向）亮起，從05S到00S第二個(gè)黃燈亮起，緊接著第二個(gè)紅燈亮起，符合東西向通行20S的要求。緊急狀態(tài)和復(fù)位狀態(tài)也符合要求。其

29、頂層原理圖如圖7所示。 圖 7 頂層原理圖 圖 8 仿真波形 第三章 課程設(shè)計(jì)總結(jié) 通過這次課程實(shí)際，我進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解。并進(jìn)一步熟練的對(duì)QuartusII軟件的操作。在編寫程序過程中，遇到了很多問題，讓我知道自己以前的學(xué)習(xí)上還存在很多的不足。通過和同學(xué)探討與老師的知道，最終把問題都解決了，并加深了對(duì)交通燈原理和設(shè)計(jì)思路的了解。同時(shí)也掌握了做課程設(shè)計(jì)的一般流程，為以后的設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。在做課程設(shè)計(jì)之前，我努力的把交通燈的原理分析了一遍又一遍，雖然如此，在

30、硬件調(diào)試時(shí)還是出現(xiàn)了許多問題。所以必須把原理完全掌握，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程。總的來說，在這次設(shè)計(jì)中有了很大的收獲，對(duì)軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用等方面有了提高。 參考文獻(xiàn) 【1】 顧斌 《數(shù)字電路EDA設(shè)計(jì)》 西安：西安電子科技大學(xué)出版社，2007 【2】 孫加存 《電子設(shè)計(jì)自動(dòng)化》 西安：西安電子科技大學(xué)出版社，2008 【3】 林明權(quán) 等 《VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例》 北京：電子工業(yè)出版社，2005 【4】 尹常永 《EDA技術(shù)與數(shù)字控制系統(tǒng)設(shè)計(jì)》 西安：西安電子科技大學(xué)出版社，2007 - 17 -