數(shù)字邏輯電路與系統(tǒng)設計[蔣立平主編][習題解答]

18、X和Y、X和Z、丫和Z之間的比較, F（x 二），F(xiàn)（x 噌） 比較的結果有3組，分別是F（x^）, F（x，F(xiàn)（x4）； F（x3）， F（丫城）。利用這3組結果，根據(jù)題目要求，力口 8個門電路，可完成電路設計。電路圖如圖題 解4.27所示。 f。 fl f2 f7 X3 xo y3 …. y。 x3 X。 Z3 Z。 y3 …y。 Z3 …z。 圖題解4.27 4.29試用兩片74HC382ALU芯片連成8位減法器電路。74HC382的邏輯符號和功能表如圖 4.65所示。 題4.29解：兩片74HC382ALU芯片連成8位減法器電路如圖題解 4.29所示。圖

19、中ALU （1） 為低位芯片，ALU （2）為高位芯片，要實現(xiàn)減法運算，選擇碼 S2SS。必須為。。1,低位芯 片的Cn輸入必須為。。 圖題解4.29 習題 5.1請根據(jù)圖P5.1所示的狀態(tài)表畫出相應的狀態(tài)圖，其中 X為外部輸入信號，Z為外部輸 5.3在圖5.4所示RS鎖存器中，已知 陰口 R端的波形如圖P5.3所示，試畫出Q和Q對應的輸出 波形。 圖 P5.3 題5.3解： r i : i ； 4 II II I 1> 廠 5 ， I ： i I I I I I II Q_I 1 I I * I t I I k ri 1 II

20、 Q ■I II I I 圖題解5.3 5.5在圖5.10所示的門控D鎖存器中，已知C和D端的波形如圖P5.5所示，試畫出Q和Q對應 圖 P5.5 圖題解5.5 的輸出波形。 題5.5解： C D Q Q 5.7已知主從RS觸發(fā)器的邏輯符號和 CLK、S、R端的波形如圖P5.7所示，試畫出 Q端 對應的波形（設觸發(fā)器的初始狀態(tài)為 0）。 題5.7解: CLK R 1S |Q C1 1R -Q (a) CLK CLK (b) 圖 P5.7 I 圖題解5.7 5.9圖P5.9為由兩個門控RS鎖存器構成的某種主從結構觸發(fā)器， 試分析該觸發(fā)器

21、邏輯功能, 要求: (1) 列出特性表; (2) 寫出特性方程; (3) 畫出狀態(tài)轉換圖; (4) 畫出狀態(tài)轉換圖。 圖題解5.9 題5.9解： (1)特性表為: (2)特性方程為： X=1 圖題解5.9 (3) (4)該電路是一個下降邊沿有效的主從 JK觸發(fā)器。 X Y n~n ~」n+1 CL Q Q K X X X x Qn 0 0 0 0 _n_ 0 0 1 1 0 1 0 0 -TL 0 1 1 0 _TI 1 1—1 1

22、 0 0 1 0 1 1 1 1 0 1 _FL 1 1 1 0 _n_ Qn1 . xQn YQn (3)狀態(tài)轉換圖為： 5.11在圖P5.11 (a)中，F(xiàn)Fi和FF2均為負邊沿型觸發(fā)器，試根據(jù) P5.11 ( b)所示CLK和 X信號波形，畫出 Q「Q2的波形(設FF1、FF2的初始狀態(tài)均為 0)。 (a) CLK — —— —— —— X _ (b) 圖 P5.11 題5.11 解: Q2 圖題解5.11 5.13 試畫出圖P5.13所示電路在連續(xù)三個 CLK信號作用下 Qi及Q2端的輸出波

23、形(設各觸 發(fā)器的初始狀態(tài)均為 0)。 FF1 FF2 -1J Q 小Ci -1K Q [JiQ- - 1K Qa 1 CLK Qi 圖 P5.13 圖題解5.13 5.15試用邊沿D觸發(fā)器構成邊沿 T觸發(fā)器。 題5.15解： D觸發(fā)器的特性方程為： Qn41 = D T觸發(fā)器的特性方程為： Qn+ =TQn 所以，D 二T 二 Qn 5.17請分析圖P5.17所示的電路，要求： (1)寫出各觸發(fā)器的驅動方程和輸出方程; (2)寫出各觸發(fā)器的狀態(tài)方程； (3)列出狀態(tài)表； (4)畫出狀態(tài)轉換圖。 CLK X Z 圖 P5.17

24、 題5.17解: (1)驅動方程為： j0=xQn K0=1; J1 =XQ0 K1 =x ; 輸出方程為：Z =XQin (2)各觸發(fā)器的狀態(tài)方程分別為： Q0 1 =XQ/nQn ； Q1n =Xq-Q1 XQ (3) 狀態(tài)表為： X -n Q1 -n Q0 -n+1 Q1 -n+1 Q0 Z 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 0

25、 0 1 1 0 1 0 1 1 1 1 1 0 1 (4)狀態(tài)轉換圖為: Q1Q0 X/Z 圖題解5.17 (4) 5.19請分析圖P5.19所示的電路，要求: (1)寫出各觸發(fā)器的驅動方程； (2)寫出各觸發(fā)器的狀態(tài)方程； (3)列出狀態(tài)表； (4)畫出狀態(tài)轉換圖(要求畫成 Q3Q2Q1 一 )。 圖 P5.19 題5.19解： (1)驅動方程為： J1 = K1 = 1 . J2 = Q3 Q1 K2 = Q1n. J3 =Q；Q； K3 =Q；. (2)各

26、觸發(fā)器的狀態(tài)方程分別為： Q；+ =Q1n; Q； + =QnQ2nQ1n +Q；Q1n; Q3+=Q3nQM +QnQ1n; (4)狀態(tài)轉換圖為： (3) 狀態(tài)表為： Q3n Q2n Q1n Q3n+1 Q2n+1 n+1 Q1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 1 1 1 1 1 1 0 0 0 Q3Q2Q1 ，111—110 000 ^00

27、1 ^010 ^011 >100 3 101 圖題解5.19 (4) 5.21下圖是某時序電路的狀態(tài)圖， 該電路是由兩個 D觸發(fā)器FF1和FF0組成的，試求出這兩 個觸發(fā)器的輸入信號 D1和D0的表達式。圖中 A為輸入變量。 Q島 0 圖 P5.21 題5.21 解: 圖題解5.21 所以，這兩個觸發(fā)器的輸入信號 Di和Do的表達式分別為: Di = A Qin Q01 Do = AQn AQ0n 5.23試用JK觸發(fā)器和少量門設計一個模 6可逆同步計數(shù)器。計數(shù)器受 X輸入信號控制, X=1時，計數(shù)器做減法計數(shù)。 當X=0時，計數(shù)器做加法計數(shù)；

28、當 題5.23 解： 由題意可得如下的狀態(tài)圖和狀態(tài)表: Q2Q1Q0 引 分離Q；T Q；+、Q01的卡諾圖，得 X 名 2,i+1 er1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 0 1 1 0 X X X 0 1 1 1 X X X 1 0 0 0 1 0 1 1 0 0 1 0 0 0 1 0

29、 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 X X X 1 1 1 1 X X X Q； 1-iXQinQo XQinQn Qn 又Q0n XQ； Q； Qin 1 "XQnQ0n XQnQ0n Qn XQn XQ0 Q1n Q01 1 = Q01 -n-n 所以，Jn = XQ1Q0 XQ1nQ0 一二n- n - n二n J1 = XQ2Q： XQ；Qo Jo = Ko = 1 電路能自啟動。（圖略） K

30、2 =XQ； XQon = X 二 Qn K1 =XQn XQ0n = X 二 Q； 注：答案不唯一 第6章題解: 6.1試用4個帶異步清零和置數(shù)輸入端的負邊沿觸發(fā)型 JK觸發(fā)器和門電路設計一個異步余 3BCD碼計數(shù)器。 題6.1 解：余3BCD碼計數(shù)器計數(shù)規(guī)則為： 0011 —0100一…一 1100—0011 一…，由于采用 異步清零和置數(shù)

31、，故計數(shù)器應在 1101時產生清零和置數(shù)信號，所設計的電路如圖題解 6.1 所示。 圖題解6.1 6.3試用D觸發(fā)器和門電路設計一個同步 4位格雷碼計數(shù)器。 題6.3解：根據(jù)格雷碼計數(shù)規(guī)則，計數(shù)器的狀態(tài)方程和驅動方程為 ： Q；* = D3 = Q3 Q1 + Q： Q；+ Q2 Q； Q Q『=D2 = Q： Q；+ Q2 Q；+ Q3 Qi Qn0 Q1n1 = D1 = QK? Q/Q^QnrWQzQ1； Q；+= D0 = Q3 Q2 Q；+ Q3 Q： 0k Q3 Q： Qi Q3 Q；2 Q； 按方程畫出電路圖即可，圖略。 6.5試用4位同步二進制計數(shù)器

32、 74163實現(xiàn)十二進制計數(shù)器。74163功能表如表6.4所示。 題6.5解：可采取同步清零法實現(xiàn)。電路如圖題解 6.5所示。 圖題解6.5 6.7試用4位同步二進制計數(shù)器 74163和門電路設計一個編碼可控計數(shù)器， 當輸入控制變 量M=0時，電路為8421BCD碼十進制計數(shù)器，M=1時電路為5421BCD碼十進制計數(shù)器， 5421BCD碼計數(shù)器狀態(tài)圖如下圖 P6.7所示。74163功能表如表6.4所示。 Q3Q2Q1Q0 0000 — 0001 —0010 — 0011 — 0100 1100 —1011 —1010 — 1001 — 1000 圖 P 6.7

33、題6.7 解：實現(xiàn)8421BCD碼計數(shù)器，可采取同步清零法； 5421BCD碼計數(shù)器可采取置數(shù) ,應置入的數(shù)為： 法實現(xiàn)，分析5421BCD碼計數(shù)規(guī)則可知，當、2=1時需置數(shù) D3D2D1D0 =Q3000。加入控制信號 M,即可完成電路設計。電路如圖題解 6.7所示。 1 CLK M 圖題解6.7 0 0 0 6.9試用同步十進制計數(shù)器 74160和必要的門電路設計一個 365進制計數(shù)器。要求 各位之間為十進制關系。 74160功能表如表6.6所示。 題6.9解：用3片74160構成3位十進制計數(shù)器，通過反饋置數(shù)法，完成 365進制計數(shù)器 設計。電路如

34、圖題解 6.9所示。 圖題解6.9 74147和同步十進制計數(shù)器 74160組成 6.11圖P6.11所示電路是用二一十進制優(yōu)先編碼器 的可控制分頻器。已知 CLK端輸入脈沖的頻率為 10KHz，試說明當輸入控制信號 A, B, C, D, E, F, G, H, I分別為低電平時，Y端輸出的脈沖頻率各為多少。優(yōu)先編 碼器74147功能表如表4.4所示, 74160功能表如表 6.6所示。 CLK A B C D E F G H I HPRI /BCD 74147 1 1 A 2 2 * 3 4 l 4 8 ? 5 6 7 8 9

35、 口」一 I 一 1 . 1 I： 1| 1 I 1 | D 0 Di D 2 D3 TC=9 ENT CTR DIV 10 ENP 74160 LD > C CLR 圖 P6.11 題 6.11 解：當A = 0時，74160構成模9計數(shù)器， 當B = 0時，74160構成模8計數(shù)器， 當C = 0時，74160構成模7計數(shù)器， 當D =0時，74160構成模6計數(shù)器, 當E =0時，74160構成模5計數(shù)器， 當F = 0時，74160構成模4計數(shù)器, 當G =0時，74160構成模3計數(shù)器， 當H=0時，74160構成模2計數(shù)器, Y端輸出頻

36、率為 Y端輸出頻率為 Y端輸出頻率為 Y端輸出頻率為 Y端輸出頻率為 Y端輸出頻率為 Y端輸出頻率為 Y端輸出頻率為 10 —KHz ; 9 10 ——KHz ; 8 10 —KHz ; 7 10 一 KHz ; 6 10 —KHz ; 5 10 —KHz ; 4 10 —KHz ; 3 10 —KHz ; 2 當I =0時，74160循環(huán)置9, Y端輸出頻率為0Hz; 6.13試用D觸發(fā)器、與非門和一個 2線一4線譯碼器設計一個 4位多功能移位寄存器，移 位寄存器的功能表如圖 P6.13所示。 Sa Sb 功 能

37、 0 0 右 移 0 1 左 移 1 0 同步清零 1 1 同步置數(shù) 圖 P6.13 題6.13解：以i單元示意（左側為i-1單元，右側為i+1單元），示意圖如圖題解6.13所示。 Qi Sb Sa 圖題解6.13 6.15參照串行累加器示意圖（見圖 6.40）,試用4片移位寄存器79194、一個全加器和一個 D觸發(fā)器設計一個8位累加器，說明累加器的工作過程， 畫出邏輯圖。移位寄存器79194 功能表如表6.10所示。 題6.15解：8位串行累加器電路如圖題解 6.15所示。累加器的工作過程為：首先通過清零 信號使累加器清零，然后

38、使 SaSb =11 ,電路進入置數(shù)狀態(tài)，這時可將第一組數(shù)送到并行數(shù) 據(jù)輸入端，在 CLK脈沖作用下，將數(shù)據(jù)存入右側輸入寄存器中。其后，使電路改變成右移 狀態(tài)（SaSb =01）,在連續(xù)8個CLK脈沖作用后，輸入寄存器中的數(shù)據(jù)將傳遞到左側輸出 寄存器中。接著可并行輸入第 2組數(shù)據(jù)，連續(xù)8個CLK移位脈沖作用后，輸出寄存器的數(shù) 據(jù)將是前兩組數(shù)據(jù)之和。以此往復，實現(xiàn)累加功能。 清零"RD 并行輸出 高4位 串行輸出 并行輸出 低4位 并行輸入 低4位 置數(shù)移 Sb 位控制SA CLK 圖題解6.15 6.17試用移位寄存器79194和少量門設計一個能產生序列信號為

39、 00001101的移存型序列信 號發(fā)生器。移位寄存器 79194功能表如表6.10所示。 題6.17解: (1) 電路按下列狀態(tài)變換（Q0Q1Q2Q3）: 0000 — 0001 — 0011 — 011g 1101 — 1010— 0100— 1000— 0000 使74194工作在左移狀態(tài)(Sa=1, Sb=0) 若考慮自啟動，Dsl =Q0Q1Q2+Q0Q2Q3 （結果不唯一），電路圖如圖題解6.17所示。 圖題解6.17 1 0 1 CLK 6.19試分析圖P6.19所示電路，畫出完整狀態(tài)轉換圖，說明這是幾進制計數(shù)器，能否自啟 動？

40、移位寄存器79194功能表如表6.10所示。 題6.19解：狀態(tài)轉換圖如圖題解 6.19所示?？梢?，這是一個能自啟動的模 7計數(shù)器。 Q0Q1Q2Q3 0010 -- 1001 0100 0110--1011 0000 -- 1000 -- 1100 -- 1110 --1101 --1010 -— 0101 0001 -- 0011 — 0111 -— 1111 圖題解6.19 CLK 輸入 圖 P6.18 CLK 圖 P6.19 1 1 0 習題 7.1若某存儲器的容量為1MX4位，則該存儲器的地址線、數(shù)據(jù)線各有多少條？ 題7.1 解：

41、 該存儲器的地址線有10條，數(shù)據(jù)線有2條。 7.3某計算機的內存儲器有 32位地址線、32位并行數(shù)據(jù)輸入、輸出線，求該計算機內存 的最大容量是多少？ 題7.3解： 該計算機內存的最大容量是 232X 32位。 7.5已知ROM的數(shù)據(jù)表如表 P7.5所示，若將地址輸入 A3、A2、A1和A。作為3個輸入邏 輯變量，將數(shù)據(jù)輸出 F3、F2、F1和F0作為函數(shù)輸出，試寫出輸出與輸入間的邏輯函 數(shù)式。 表 P7.5 A A A1 A F3 F2 F1 F0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1

42、 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0

43、 1 1 1 1 1 1 0 0 0 題7.5解： F3 = m m(8~15) = A F2 = .： m(4~11) -A3A2 A3A2 - A3 - A2 F1 =、m(2~5,10~13) = A2A A2A = A2 = A Fi = 、 m(1,2,5,6,9,10,13,14)=人與 八耳=%二 Ao 7.7 請用容量為1KX4位的Intel2114芯片^^成4K X 4位的RAM ,要求畫出電路圖。 題7.7解: I/01 I/02 I/03 I/04 圖題解7.7 7.9 已知4輸入4輸出的可編程邏輯陣列器件的邏輯圖如圖 P

44、7.9所示，請寫出其邏輯函 數(shù)輸出表達式。 圖 P7.9 題7.9 解： F0 =A0 A。 Fl = A1A2 A1A2 F 2 = A2 A3 A2 A3 F3 = A3 7.11假設GAL器件的結構控制字取值分別為： SYN = 1, AC0=0, AC［（n）=0, XOR（n） = 0,請畫出OLMC（n）的等效電路圖。 題7.11 解： 當GAL器件的結構控制字取值分別為： SYN=1, AC0=0, AC［（n） = 0, XOR（n） =0時，畫出OLMC工作在純組合輸出模式，低電平輸出有效，其等效電路 如圖題解7.11所示。

45、CK OE 自門列 來與陣 EN 1 (n /O CK 來自鄰級 輸田（m） OE 圖題解7.11 7.13請問CPLD的基本結構包括哪幾部分？各部分的功能是什么？ 題7.13解： CPLD產品種類和型號繁多，雖然它們的具體結構形式各不相同，但基本結構都 由若干個可編程的邏輯模塊、輸入 /輸出模塊和一些可編程的內部連線陣列組成。如 Lattice公司生產的在系統(tǒng)可編程器件 ispLSI1032 ,主要由全局布線區(qū)（GRP）、通用邏 輯模塊（GLB）、輸入/輸出單元（IOC）、輸出布線區(qū)（ORP）和時鐘分配網絡（CDN） 構成。 全局布

46、線區(qū)GRP位于器件的中心，它將通用邏輯塊 GLB的輸出信號或I/O單元 的輸入信號連接到 GLB的輸入端。通用邏輯塊 GLB位于全局布線區(qū) GRP的四周，每 個GLB相當于一個GAL器件。輸入/輸出單元IOC位于器件的最外層，它可編程為輸 入、輸出和雙向輸入/輸出模式。輸出布線區(qū)ORP是介于GLB和IOC之間的可編程互 連陣列，以連接GLB輸出到IOC。時鐘分配網絡CDN產生5個全局時鐘信號，以分 配給GLB和IOC使用。 7.15若用XC4000系列的FPGA器件實現(xiàn)4線-16線譯碼器，請問最少需占用幾個 CLB? 題7.15解： 最少需占用8個CLB。 第一個CLB可以完成任

47、意兩個獨立 4變量邏輯函數(shù)或任意一個 5變量邏輯函數(shù)， 產生兩個輸出。而4線-16線譯碼器由4個輸入變量產生16個輸出變量，那么8個CLB 的G、F組合邏輯函數(shù)發(fā)生器的輸入端均共用譯碼器的 4個輸入變量，而每個 CLB則 分別完成譯碼器的16個輸出變量中的2個輸出。具體實現(xiàn)如圖題解 7.15。 圖題解7.15 第8章習題及解答 8.1在圖8.3 (a)用5G555定時器接成的施密特觸發(fā)電路中，試問： (1)當Vcc=12V時，而且沒有外接控制電壓時， Vt+、Vt-和jWt各為多少伏？ (2)當Vcc =10V時，控制電壓 Vco=6V時，%、”和 可丁各為多少伏？

48、升 .、 2 1 題 8.1 解：⑴ VT + = —VCC=8V , VT_=—VCC=4V, AVT =VT十一VT_=4V ; 3 一 3 一 1 . 一 ⑵ Vt +=Vco =6V , VT_ = —VCO =3V , △%=%+-3_=*。 2 8.3圖P8.3 (a)為由5G555構成的單穩(wěn)態(tài)觸發(fā)電路，若已知輸入信號 Vi的波形如圖P8.3 (b)所示，電路在t=0時刻處于穩(wěn)態(tài)。 (1)根據(jù)輸入信號Vi的波形圖定性畫出 Vc和輸出電壓Vo對應的波形。 (2)如在5G555定時器的5腳和1腳間并接一只10K的電阻，試說明輸出波形會發(fā)生 怎樣的變化？ Vcc（1

49、5V） Vi 0.01 Vr 15V (a) (b) 圖 P8.3 題8.3解：(1)對應的波形如圖題解 8.3 (a)所示。 Vi本 15V O 1/ O VO A Vc A 10V 圖題解8.3 (a) (2)如在5G555定時器的5腳和1腳間并接一只10K的電阻，則輸出脈沖寬度 tw1等 1 1 于電谷電壓Vc從0上升到-Vcc =-M15V=7.5V所需時間，因此輸出脈沖寬度tw1要比圖 2 2 題解8.3 (a)波形中tW窄。對應的波形如圖題解 8.3 (b)所示。 圖題解8.3(b) 8.5圖P8.5 (

50、a)所示是用集成單穩(wěn)態(tài)觸發(fā)電路 74121和D觸發(fā)器構成的噪聲消除電路， 圖 P8.5 (b)為輸入信號。設單穩(wěn)態(tài)觸發(fā)電路的輸出脈沖寬度 tw滿足tn

51、(1) q」=九3 T R1 2R2 2 5.1 2 3 5.1 一 3 T =T1 T2=(R1 R2)(ln 2 R2c ln 2) ： 0.7(R1 2R2)C , 1 1 1 3 f = = = = 9 34 103 Hz T 0.7(R1 2R)C 0.7 3 5.1 0.01 10， (2)改進電路如題解 8.7所示。 0.01 1iF D1 R2 Q OUT Vc TR Q D 9 L.1： VCC VR1 C豐 D2i 一一 5kQ 7早 H 一TH r-8-- | | 5kQ CO： 圖題解8

52、.7 VC1 G1 & 6. 一 5k。C2 2 VC2 1 為使占空比為q=1，R =R2 = R。取電容C =0.01NF,而要使振蕩頻率不變，應使 1 1 3 f=— = 3=9.34 10 Hz T 0.7 2R 0.01 10 得：R=R2=7.65kQ 8.9分析圖P8.9所示電路，說明： (1)按鈕A未按時，兩個5G555定時器工作在什么狀態(tài)？ (2)每按動一下按鈕后兩個 5G555定時器如何工作？ (3)畫出每次按動按鈕后兩個 5G555定時器的輸出電壓波形。 D OUT TH SG555 ITT?. GAO 圖 P8.9 題8

53、.9解：⑴ 按鈕A未按時，左邊的555定時器構成的單穩(wěn)態(tài)觸發(fā)電路處于穩(wěn)態(tài)狀態(tài), 輸出為0；右邊的555定時器構成的振蕩器，處于清零狀態(tài)。 ⑵每按動一下按鈕后，左邊單穩(wěn)態(tài)觸發(fā)電路的就產生一個寬度為 tw的正向脈沖輸出, tw =1.1R2Ci =1.1S ;右邊的定時器開始振蕩，輸出脈沖波形，其振蕩周期為 T =0.7(R 2R4)C3 =0.98 10，S。 (3)波形示意圖如題解 8.9所示： tw Vi 圖題解8.9 第9章習題及解答 9.1數(shù)字量和模擬量有何區(qū)別？ A/D轉換和D/A轉換在數(shù)字系統(tǒng)中有何主要作用？ 題9.1解：模擬量是指在時間上和幅值上均連續(xù)的物理量，

54、 數(shù)字量是指在時間上和幅值上均 離散的物理量。模擬量通過取樣、保持、量化和編碼的變換，轉換成數(shù)字量。 A/D轉 換和D/A轉換是數(shù)字設備與控制對象之間的接口電路，分別實現(xiàn)模數(shù)轉換和數(shù)模轉 換。 9.3 在圖9.2所示的4位權電阻網絡 D/A轉換器中，如取 Vref =6V，試求當輸入數(shù)字量 d3d2d。0=011。時的輸出電壓值？ 題9.3解：根據(jù)權電阻網絡D/A轉換器輸出電壓的計算公式， 當輸入數(shù)字量d3d2d1d0=0110時 的輸出電壓值為-2.25V。 9.5圖P9.5所示電路是用AD7520和同步十六進制計數(shù)器 74163組成的波形發(fā)生器電路。已知 AD7520的Vr

55、ef =-10V ,試畫出在日^鐘信號CLK的連續(xù)作用下輸出電壓 V。的波形，并 標出波形圖上各點電壓的幅度。 .10V V。 圖 P9.5 題9.5解：由于74163工作在計數(shù)狀態(tài)，所以在時鐘信號 CLK的連續(xù)作用下，它的輸出端 Q3Q2Q1Q0從0000~1111不停地循環(huán)， AD7520的輸入d9d8d7d6也從0000~1111不停地循 環(huán)。根據(jù)AD7520芯片內部的倒T形電阻網絡結構和分流原理， 即可畫出輸出電壓 V。的 波形圖。 Vn/V 圖題解9.5 9.7如果某個模擬信號的最高組成頻率是 20KHz ,那么最低的取樣頻率是多少？ 題9.7解：根據(jù)取樣定理，最小取樣頻率是 40KHz。 9.9若采用有舍有入量化方式， 將0 7V的模擬電壓換成四位二進制代碼， 其量化單位△應 取何值？最大量化誤差為多少 V? 題9.9解：根據(jù)有舍有入量化的方法可知：量化單位 △=介，最大量化誤差為小。