模擬電子線路 第六章 信號(hào)運(yùn)算和處理電路

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1、模擬電子線路 第六章 信號(hào)運(yùn)算和處理電路 第一節(jié) 學(xué)習(xí)要求 第二節(jié) 基本運(yùn)算電路 第三節(jié) 實(shí)際運(yùn)算放大器運(yùn)算電路的誤差分析 第一節(jié) 學(xué)習(xí)要求 1、熟悉運(yùn)放三種輸入方式的基本運(yùn)算電路及其設(shè)計(jì)方法 2、了解其主要特點(diǎn)，掌握運(yùn)用虛短、虛斷的概念分析各種運(yùn)算電路的輸出與輸入的函數(shù)關(guān)系。 3、了解積分、微分電路的工作原理和輸出與輸入的函 數(shù)關(guān)系。 學(xué)習(xí)重點(diǎn)：應(yīng)用虛短和虛斷的概念分析運(yùn)算電路。 學(xué)習(xí)難點(diǎn)：實(shí)際運(yùn)算放大器的誤差分析 集成運(yùn)放的線性工作區(qū)域 　　前面講到差放時(shí)，曾得出其傳輸特性如圖，而集成運(yùn)放的輸入級(jí)為差放，因此其傳輸特性類(lèi)似于差放。 　　當(dāng)集成運(yùn)

2、放工作在線性區(qū)時(shí)，作為一個(gè)線性放大元件 　　　vo=Avovid=Avo(v+-v-) 　　通常Avo很大，為使其工作在線性區(qū),大都引入深度的負(fù)反饋以減小運(yùn)放的凈輸入,保證vo不超出線性范圍。 　　對(duì)于工作在線性區(qū)的理想運(yùn)放有如下特點(diǎn)： 　　∵理想運(yùn)放Avo=∞，則 v+-v-=vo/ Avo=0 v+=v- 　　∵理想運(yùn)放Ri=∞ i+=i-=0 　　這恰好就是深度負(fù)反饋下的虛短概念。 　　已知運(yùn)放F007工作在線性區(qū)，其Avo=100dB=105 ,若vo=10V，Ri= 2MΩ。則v+-v-=?，i+=?，i-=? 　　　　 　　可以看出

3、，運(yùn)放的差動(dòng)輸入電壓、電流都很小，與電路中其它電量相比可忽略不計(jì)。 　　這說(shuō)明在工程應(yīng)用上，把實(shí)際運(yùn)放當(dāng)成理想運(yùn)放來(lái)分析是合理的　。 返回 第二節(jié)　基本運(yùn)算電路 　　　　　　　　　　　　　　　　　　　　　　　　　 　　比例運(yùn)算電路是一種最基本、最簡(jiǎn)單的運(yùn)算電路，如圖8.1所示。后面幾種運(yùn)算電路都可在比例電路的基礎(chǔ)上發(fā)展起來(lái)演變得到。vo∝ vi：vo=k vi (比例系數(shù)k即反饋電路增益 AvF,vo=AvF vi) 　　　　　 　　　　　　　　　　　　　　　　　　　　　　　　　 輸入信號(hào)的接法有三種： 　　反相輸入（電壓并聯(lián)負(fù)反饋）見(jiàn)圖8.2 　　　　　　　　　

4、 　　同相輸入（電壓串聯(lián)負(fù)反饋）見(jiàn)圖8.3　 　　　　 　　　　　 　　差動(dòng)輸入（前兩種方式的組合） 討論： 　　1）各種比例電路的共同之處是：無(wú)一例外地引入了電壓負(fù)反饋。 　　2）分析時(shí)都可利用"虛短"和"虛斷"的結(jié)論： iI=0、vN=vp 。見(jiàn)圖8.4 　　　　　　　　　　　　　　　　　　　　 　　　 　　3）AvF的正負(fù)號(hào)決定于輸入vi接至何處： 　　接反相端：AvF<0 　　接同相端：AvF>0，見(jiàn)圖8.5　　　　　　　　　　　　　　　　　　　　　　 　　作為一個(gè)特例，當(dāng)R1→∞時(shí)AVF=1，電路成為一個(gè)電壓跟隨器如圖8.6所示。

5、　　　　　 　　4) 在同相比例電路中引入串聯(lián)反饋，所以Ri很大，而反相比例電路引入并聯(lián)負(fù)反饋，所以Ri不高。 　　5）由于反相比例電路中，N點(diǎn)是"虛地"點(diǎn)，vN≈0。所以加在集成運(yùn)放上的共模輸入電壓下降至0；而同相比例電路中，vN≈vi，所以集成運(yùn)放將承受較高的共模輸入電壓。 　　6）比例電路的同相端均接有R′， 這是因?yàn)榧蛇\(yùn)放輸入級(jí)是由差放電路組成，它要求兩邊的輸入回路參數(shù)對(duì)稱(chēng)。 即，從集成運(yùn)放反相端和地兩點(diǎn)向外看的等效電阻等于反相端和 地兩點(diǎn)向外看的等效電阻。 　　這一對(duì)稱(chēng)條件， 對(duì)于各種晶體管集成運(yùn)放構(gòu)成的運(yùn)算和放大電路是普遍適用的。有時(shí)(例高阻型運(yùn)放)要求不

6、嚴(yán)格。 例：試用集成運(yùn)放實(shí)現(xiàn)以下比例運(yùn)算：AvF=vo/vi=0.5，畫(huà)出電路原理圖，并估算電阻元件的參數(shù)值。 解：(1)AvF=0.5>0，即vo與vi同相?！嗫刹捎猛啾壤娐?。 但由前面分析可知，在典型的同相比例電路中，AvF≥1，無(wú)法實(shí)現(xiàn)AvF=0.5的要求。 　　(2)選用兩級(jí)反相電路串聯(lián)，則反反得正如圖8.7所示。使AvF1=-0.5， AvF2=-1。即可滿足題目要求。 　 　 電阻元件參數(shù)見(jiàn)圖8.8。　　　　　　　　　　　　　 　 一、加法電路 　　求和電路的輸出電壓決定于若干個(gè)輸入電壓之和， 一般表達(dá)式為 ?。簐o=k1vs1+k2vs2+....

7、..+knvsn 　　 　　下面以圖8.9為例推導(dǎo)輸出/輸入之間的函數(shù)關(guān)系。 該電路的實(shí)質(zhì)是多端輸入的電壓并聯(lián)負(fù)反饋電路?！　　　　　　? 　　根據(jù)虛地的概念，即：vI=0→vN-vP=0 , iI=0 　　　　　　　　　　　　　 電路特點(diǎn)： 　　在進(jìn)行電壓相加時(shí)，能保證各vs 及 vo間有公共的接地端。輸出vo分別與各個(gè) vs間的比例系數(shù)僅僅取決于Rf與各輸入回路的電阻之比，而與其它各路的電阻無(wú)關(guān)。因此，參數(shù)值的調(diào)整比較方便。 　　1) 求和電路實(shí)際上是利用"虛地"以及iI=0的原理，通過(guò)電流相加(if=i1+i2+…)來(lái)實(shí)現(xiàn)電壓相加。此加法器還可擴(kuò)展到多個(gè)輸入電壓相

8、加。也可利用同相放大器組成。 　　2) 輸出端再接一級(jí)反相器，則可消去負(fù)號(hào)，實(shí)現(xiàn)符合常規(guī)的算術(shù)加法。同相放大器可直接得出無(wú)負(fù)號(hào)的求和。但僅在Rn=Rp的嚴(yán)格條件下正確。 　　3) 這個(gè)電路的優(yōu)點(diǎn)是： 　　a.在進(jìn)行電壓相加的同時(shí)， 仍能保證各輸入電壓及輸出電壓間有公共的接地端。使用方便。 　　b.由于"虛地"點(diǎn)的"隔離"作用，輸出vo分別與各個(gè)vs1間的比例系數(shù)僅僅取決于Rf與各相應(yīng)輸入回路的電阻之比， 而與其它各路的電阻無(wú)關(guān)。因此，參數(shù)值的調(diào)整比較方便。 二、減法電路　　 　　　 　　電路如圖8.10所示，由反相比例電路得： 　　 　　利用差動(dòng)輸入也可以實(shí)現(xiàn)

9、減法運(yùn)算，電路如圖8.11所示 　　　 　　 電路特點(diǎn): 　　a、只需一只運(yùn)放,元件少,成本低. 　　b、由于其實(shí)際是差動(dòng)式放大器,電路存在共模電壓,應(yīng)選用KCMR較高的集成運(yùn)放,才能保證一定的運(yùn)算精度. 　　c、阻值計(jì)算和調(diào)整不方便。 例1. 試用集成運(yùn)放實(shí)現(xiàn)求和運(yùn)算。 　　1)vo=-(vs1+10vs2+2vs3) 　　2)vo=1.5vs1-5vs2+0.1vs3 解(1)用反相求和電路形式(如圖12)　 　　 　　 解(2)本題要求的運(yùn)算關(guān)系中既有加法又有減法。 　　使用雙集成運(yùn)放的電路如圖8.13　　 　　　 ① vs1、

10、vs3加到A1-組成反相求和電路，使vo1=-(1.5vs1+0.1vs3) ② 將vo1和vs2加到A2的反相端使: 　　 vo=-(vo1+5vs3)　　　 　　　 =1.5vs1+0.1vs3-5vs2 　　 　　　Rf1/R1=1.5 Rf1/R3=0.1 選R1=2k,可得：Rf1=3k,R3=30k 例：請(qǐng)證明圖8.14所示電路的輸出為 　 　　　 該電路稱(chēng)為儀用放大器，其主要特點(diǎn)見(jiàn)P332~333 三、積分電路 　　積分電路的應(yīng)用很廣，它是模擬電子計(jì)算機(jī)的基本組成單元。在控制和測(cè)量系統(tǒng)中也常常用到積分電路。此外，積分電路還可用于延時(shí)和定時(shí)。在各種

11、波形(矩形波、鋸齒波等)發(fā)生電路中，積分電路也是重要的組成部分。電路如圖8.15所示。 　　　　 　　采用什么方法能使vo與vi間成為積分關(guān)系呢？首先想到的是利用電容C。因?yàn)槠渲?vc，ic分別為電容兩端電壓和流過(guò)的電流，C為電容容量。所以如果能設(shè)法使電路的vo ∝ vc,而使vi∝ic,則vo與vi間也將成為積分關(guān)系。以上的要求可以利用集成運(yùn)放來(lái)實(shí)現(xiàn)，電路如圖8.14所示。 　　運(yùn)放的反相端"虛地",vN=0, ∴vo=-vc 實(shí)現(xiàn)了第一個(gè)要求(vo∝vc)；又ic=i1=vs/R 實(shí)現(xiàn)了第二個(gè)要求(vs∝ic) 　　于是 　　即 　　τ=RC —— 積分電路的

12、時(shí)間常數(shù) 討論： 　　1)以上關(guān)系是假設(shè)C兩端vco=0,若vco≠0,則 　　　　 　　2)將積分電路圖8.16與反相比例電路比較,可以看出基本積分電路也是在反相比例電路基礎(chǔ)上演變而得.(將RF換成C即可) 　　 　　3)如果在積分電路的輸入端加上一個(gè)階躍信號(hào)則可得到 　　　　　　　 　　　　　 　 　　即vo隨時(shí)間而直線上升,但增長(zhǎng)方向與vs極性相反。增長(zhǎng)速度正比于vs(輸入電壓的幅值)和1/τ 。利用積分電路的上述特性，若輸入信號(hào)是方波,則輸出將是三角波?？梢?jiàn)積分電路能將方波轉(zhuǎn)換成三角波。 　　當(dāng)t增加時(shí),|vo|是否增加并趨于無(wú)窮？顯然不能。 它受到集成

13、運(yùn)放的最大輸出電壓vomax的限制，當(dāng)vo等于正向或負(fù)向的最大值后，便達(dá)到飽和，不再繼續(xù)增大。 　　積分電路具有延遲作用。將vo作為電子開(kāi)關(guān)的輸入電壓,即輸出端接一電子開(kāi)關(guān)，當(dāng)vo=6v時(shí)電子開(kāi)關(guān)動(dòng)作。設(shè)vs在t=0,由0變?yōu)?3v，則vo隨t線性上升。已知:R=10kΩ,C=0.05μF,vco=0，請(qǐng)算出vo=6v時(shí)所對(duì)應(yīng)的時(shí)間T？ 　　 　　4)在積分電路輸入端加上一個(gè)正弦信號(hào),vs=Vmsinωt, 　　 　　vo比vs領(lǐng)先90°,這個(gè)相差與ω?zé)o關(guān)。但幅度與積分電路的RC、ω有關(guān)，RC、ω增大,幅度減小。 　　這就是積分電路的移相作用。 小結(jié)：

14、　　以上討論的積分性能，均指理想情況而言。 實(shí)際的積分電路不可能是理想的，常常出現(xiàn)積分誤差。 主要原因是實(shí)際集成運(yùn)放的輸入失調(diào)電壓、輸入偏置電流和失調(diào)電流的影響。實(shí)際的C存在漏電流等。情況嚴(yán)重時(shí)甚至不能正常工作。實(shí)際應(yīng)用時(shí)要注意這些問(wèn)題。 例1:一求和--積分電路如圖8.17所示。(1)求vo的表達(dá)式。 (2)設(shè)兩個(gè)輸入信號(hào)vs1,vs2皆為階躍信號(hào)如圖8.18所示。畫(huà)出vo的波形。 　　　　 解：（1）虛斷：ic=i1+i2 　　　　　 　　　　 虛地： 　　　　　　 　?。?）由圖8.18可得當(dāng)0≤t<0.5s,vs1=1(v),vs2=0 　　　 　　　　　 　

15、　當(dāng)t≥0.5s時(shí)，vs1=1v,vs2=-1v, 　　　　　 則其輸出波形如圖8.19所示。 　　　　　　　　 四、微分電路 　　微分是積分的逆運(yùn)算。只要將積分電路中R與C互換即可，如圖8.20所示。 　　　　　　　　　 討論: 若vs=k，則vo=0(理想情況) ；若vs是一個(gè)直線上升的電壓，則vo=-K 。如圖8.21所示。 　 例2：用集成運(yùn)放實(shí)現(xiàn)：vo=5∫(vs1-0.2vs2+3vs3)dt要求各路輸入電阻大于100k，選擇電路結(jié)構(gòu)形式并確定電路參數(shù)值。 解：要求實(shí)現(xiàn)的運(yùn)算關(guān)系中包含+、-、∫運(yùn)算。 采用兩個(gè)集成運(yùn)放結(jié)構(gòu)：如圖8.22所示： 　　使vo1=-(vs1+3vs3) 再將vo1和vs2加在A2的反相端， 實(shí)現(xiàn)的是求和積分運(yùn)算，使vo=-5∫(vo1+0.2vs2)dt 實(shí)現(xiàn)本題要求。 參數(shù)的計(jì)算： 　　 具體電路如圖8.23所示。 　 　　　　　　　　　　　　 返回 第三節(jié)　實(shí)際運(yùn)算放大器運(yùn)算電路的誤差分析 一、共模抑制比KCMR為有限值的情況 電路如圖8.24所示 　 　　　　　　　　　　　　　　　　　 　　 　　 返回