數(shù)字電子技術(shù) 實驗報告

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1、實驗一 組合邏輯電路設計與分析 1. 實驗目的 （1）學會組合邏輯電路的特點； （2）利用邏輯轉(zhuǎn)換儀對組合邏輯電路進行分析與設計。 2. 實驗原理 組合邏輯電路是一種重要的數(shù)字邏輯電路：特點是任何時刻的輸出僅僅取決于同一時刻輸入信號的取值組合。根據(jù)電路確定功能，是分析組合邏輯電路的過程，一般按圖1-1所示步驟進行分析。 圖1-1 組合邏輯電路的分析步驟 根據(jù)要求求解電路，是設計組合邏輯電路的過程，一般按圖1-2所示步驟進行設計。圖1-2 組合邏輯電路的設計步驟 3. 實驗電路及步驟 （1） 利用邏輯轉(zhuǎn)換儀對已知邏輯電路進行分析。 a. 按圖1-3所示連接電

2、路。 圖1-3 待分析的邏輯電路A b. 在邏輯轉(zhuǎn)換儀面板上單擊由邏輯電路轉(zhuǎn)換為真值表的按鈕和由真值表導出簡化表達式后，得到如圖1-4所示結(jié)果。觀察真值表，我們發(fā)現(xiàn)：當四個輸入變量A,B,C,D中1的個數(shù)為奇數(shù)時，輸出為0，而當四個輸入變量A,B,C,D中1的個數(shù)為偶數(shù)時，輸出為1。因此這是一個四位輸入信號的奇偶校驗電路。 圖1-4 經(jīng)分析得到的真值表和表達式 （2） 根據(jù)要求利用邏輯轉(zhuǎn)換儀進行邏輯電路的設計。 a. 問題提出：有一火災報警系統(tǒng)，設有煙感、溫感和紫外線三種類型不同的火災探測器。為了防止誤報警，只有當其中有兩種或兩種以上的探測器發(fā)出火災探測信

3、號時，報警系統(tǒng)才產(chǎn)生報警控制信號，試設計報警控制信號的電路。 b. 在邏輯轉(zhuǎn)換儀面板上根據(jù)下列分析出真值表如圖1-5所示：由于探測器發(fā)出的火災探測信號也只有兩種可能，一種是高電平（1），表示有火災報警；一種是低電平（0），表示正常無火災報警。因此，令A、B、C分別表示煙感、溫感、紫外線三種探測器的探測輸出信號，為報警控制電路的輸入、令F為報警控制電路的輸出。 圖1-5 經(jīng)分析得到的真值表 （3） 在邏輯轉(zhuǎn)換儀面板上單擊由真值表到處簡化表達式的按鈕后得到最簡化表達式AC+AB+BC。 4. 實驗心得 通過本次實驗的學習，我們復習了數(shù)電課本關(guān)于組合邏輯電路分析與設計的相關(guān)知識，

4、掌握了邏輯轉(zhuǎn)換儀的功能及其使用方法。初步掌握了軟件multisim的用法。  實驗二 編碼器、譯碼器電路仿真實驗 1. 實驗目的 （1） 掌握編碼器、譯碼器的工作原理。 （2） 常見編碼器、譯碼器的應用。 2. 實驗原理 所謂編碼是指在選定的一系列二進制數(shù)數(shù)碼中，賦予每個二進制數(shù)碼以某一固定含義。例如，用二進制數(shù)碼表示十六進制數(shù)叫做二—十六進制編碼。能完成編碼功能的電路統(tǒng)稱為編碼器。74LS148D是常用8線—3線優(yōu)先編碼器。在8個輸入線上可以同時出現(xiàn)幾個有效輸入信號，但只對其中優(yōu)先權(quán)最高的一個有效輸入信號進行編碼。其中7端優(yōu)先權(quán)最高，0端優(yōu)先權(quán)最低，其他端的優(yōu)

5、先權(quán)按端腳號的遞減順序排列。~E1為選通輸入端，低電平有效，只有~E1=0時，編碼器正常工作，而在~E1=1時，所以的輸出端均被封鎖。E0為選通輸出端，GS為優(yōu)先標志端。該編碼器輸入、輸出均為低電平有效。 譯碼器是編碼的逆過程，將輸入的每個二進制代碼賦予的含義“翻譯”過來，給出相應的輸出信號。能夠完成譯碼功能的電路焦作譯碼器。74LS138D屬于3線—8線譯碼器。該譯碼器輸入高電平有效，輸出低電平有效。 3. 實驗電路及步驟 3.1電路 （1）8—3線優(yōu)先編碼器具體電路如圖2-1所示，說明如下： 利用9個單刀雙擲開關(guān)（J0—J8）切換8位信號輸入端和選通輸入端（~E1）輸入

6、的高低電平狀態(tài)。利用5個探測器（X1—X5）觀察3位信號輸出端、選通輸出端、優(yōu)先標志段輸出信號的高低電平狀態(tài)（探測器亮表示輸出高電平“1”，滅表示輸出低電平“0”）。 （2）3—8線譯碼器具體電路如圖2-2所示，說明如下： 利用3個單刀雙擲開關(guān)（J1—J3）切換二路輸入端輸入的高低電平狀態(tài)。利用8個探測器（X0—X7）觀察8路輸出端輸以信號的高低電平狀態(tài)（探測器亮表示輸出高電平“1”，滅表示輸出低電平“0”）。使能端G1接高電平，G2A接低電平，G2B接低電平。 3.2 步驟 （1）8—3線優(yōu)先編碼器實驗步驟： a. 按圖2-1所示連接電路。 b. 切換9個單刀雙擲開關(guān)（

7、J0—J8）進行仿真實驗，將結(jié)果填入表2.1中。輸入端中的“1”表示接高電平，“0”表示接低電平，“”表示接高、低電平都可以。輸出端中的“1”表示探測器亮，“0”表示探測器滅。該編碼器輸入、輸出均為低電平有效。 圖2-1 8—3線優(yōu)先編碼器仿真電路 輸入端 輸出端 ~E1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 GS E0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0 1

8、 1 1 0 1 0 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 1 表2.1 8—3線譯碼器真值表（輸入高

9、電平有效，輸出低電平有效） （2）3-8線譯碼器實驗步驟： a. 按圖2-2所示連接電路。 b. 切換3個單刀雙擲開關(guān)（J1—J3）進行仿真實驗，得到表2.2所示結(jié)果。輸入端中的“1”表示接高電平，“0”表示接低電平。輸出端中的“1”表示探測器亮，“0”表示探測器滅。該譯碼器輸入高電平有效，輸出低電平有效。 圖2-2 3—8線譯碼器仿真電路 輸入端 輸出端 G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0

10、0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 表2.2 3—8線譯碼

11、器真值表（輸入高電平有效，輸出低電平有效） 4. 實驗心得 本次實驗主要掌握編碼器、譯碼器的工作原理，并掌握了如何利用基礎(chǔ)編碼器設計位數(shù)更高的編碼器。知道了各個管腳的功能與連接方式，進一步學習了multisim軟件的使用。 實驗三 觸發(fā)器電路仿真實驗 1. 實驗目的 （1） 掌握邊沿觸發(fā)器的邏輯功能。 （2） 邏輯不同邊沿觸發(fā)器邏輯功能之間的相互切換。 2. 實驗原理 觸發(fā)器是構(gòu)成時序電路的基本邏輯單元，具有記憶、存儲二進制信息的功能。從邏輯功能上將觸發(fā)器分為RS、D、JK、T、T’等幾種類型，對于邏輯功能的描述有真值表、波形圖、特征方程等幾種方法。功能不

12、同的觸發(fā)器之間可以相互轉(zhuǎn)換。邊沿觸發(fā)器是指只在CP上升沿或下降沿到來時接受此刻的輸入信號，進行狀態(tài)轉(zhuǎn)換，而其他時刻輸入信號狀態(tài)的變化對其沒有影響的電路。 集成觸發(fā)器通常具有異步置位、復位功能。74LS74D是在一片芯片上包含兩個完全獨立邊沿D觸發(fā)器的集成電路。對它的分析可分為以下三種情況： （1） 無論CP、D為何值，只要1~CLR=0，~1PR=1，觸發(fā)器置0；只要~1CLR=1，~1PR=0，觸發(fā)器置1。（“~”表示非） （2） 當~1CLR=~1PR=0時為不允許狀態(tài)、 （3） 當~1CLR=~1PR=1且CP處于上升沿時， 74LS112D是在一芯片上飽和兩個完全獨立邊沿JK

13、觸發(fā)器的集成電路。對他的分析可分為以下三種情況。 （1） 無論CP、J、K為何值，只要~1CLR=0，~1PR=1，觸發(fā)器置0；只要~1CLR=1，~1PR=0，觸發(fā)器置1。（“~”表示非） （2） 當~1CLR=~1PR=0時為不允許狀態(tài)。 （3） 當~1CLR=~1PR=1且CP處于下降沿時，。 圖4-1 74LS74D 邏輯符號和引腳注解 圖4-2 74LS112D邏輯符號和引腳注解 3. 實驗電路及步驟 3.1電路 （1） D觸發(fā)器仿真電路如圖4-3所示，說明如下： 輸入端 現(xiàn)態(tài) 次態(tài) CP ~CLP ~PR D 0 0

14、 0 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 利用單刀雙擲開關(guān)J1、J2、J3、J4切換輸入管腳的信號電平狀態(tài)，利用探測器X1觀察輸出管腳的信號電平狀態(tài)。用示波器查看輸出管腳的信號波形。 表4.1 邊沿D觸發(fā)器74LS74D真值表 圖4-3 D觸發(fā)仿真電路 3.2步驟 D觸發(fā)器仿真電路實驗步驟。 a. 按圖4-3所示連接電路。 b. 進行仿真電路實驗，利用開關(guān)來改變~1PR、1D、~1CP、CP的狀態(tài)，觀察輸出端1Q的變化，將結(jié)果填入表4.1并驗證結(jié)果。輸入端的“1”表示接高電平

15、，“0”表示接低電平，“x”表示接高、低電平都可以。輸出端的“1”表示探測器亮，“0”表示探測器滅。 實驗四 計數(shù)器電路仿真實驗 1. 實驗目的 （1）了解計數(shù)器的日常應用和分類。 （2）熟悉集成計數(shù)器邏輯功能和其各控制端作用。 （3）掌握計數(shù)器使用方法。 2. 實驗原理 統(tǒng)計輸入脈沖個數(shù)的過程叫計數(shù)。能夠完成計數(shù)工作的電路稱作計數(shù)器。計數(shù)器的基本功能是統(tǒng)計叫鐘脈沖的個數(shù)，即實現(xiàn)計數(shù)操作，也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖等。計數(shù)器的種類很多，根據(jù)計數(shù)脈沖引入方式的不同，將計數(shù)器分為同步計數(shù)器和異步計數(shù)器；根據(jù)計數(shù)過程中計數(shù)變化趨勢，將計數(shù)器分為加法計數(shù)器、減

16、法計數(shù)器、可逆計數(shù)器；根據(jù)計數(shù)器中計數(shù)長度的不同，可以將計數(shù)器分為二進制計數(shù)器和非二進制計數(shù)器（例如十進制、N進制）。 二進制計數(shù)器是構(gòu)成其他各種計數(shù)器的基礎(chǔ)。按照計數(shù)器中計數(shù)值的編碼方法，用n表示二進制代表，N表示狀態(tài)位，滿足的計數(shù)器稱作二進制計數(shù)器。74LS161D是常見的二進制加法同步計數(shù)器，其功能如表5.1所示。 表5.1 74LS161D功能表（~表示“非”） 輸入 輸出 ~CLR ~LOAD ENT ENP CLK A B C D QA QB QC QD 0 X X X X X X X X 0 0 0 0 1 0

17、 X X 1 Da Db Dc Dd Da Db Dc Dd 1 1 0 X X X X X X 計數(shù) 1 1 0 X X X X X X 保持 1 1 X 0 X X X X X 保持 3. 實驗電路及步驟 3.1電路 74LS161D構(gòu)成的二進制加法同步計數(shù)器。具體電路如圖5-1所示，說明如下： a.該電路采用總線方式進行連接。 b.利用J2、J2、J3、J4四個單刀雙擲開關(guān)可以切換74LS161D第7、10、9、1腳輸入的高低電平狀態(tài)。74LS161D第3、4、5、6（4位二進制輸入端）同

18、時接高電平。74LS161D第15腳（進位輸出端）接探測器X1。V1為時鐘信號。利用邏輯分析儀觀察四位二進制輸出端（第11、12、13、14腳）、進位輸出端（第15腳）和時鐘信號端（第2腳）的波形。利用數(shù)碼管U2顯示計數(shù)器的計數(shù)情況。 圖5-1 74LS161D構(gòu)成的二進制加法同步計數(shù)器 3.2步驟 74LS161D構(gòu)成的二進制加法同步計數(shù)器仿真實驗步驟。 a.按圖5-1所示連接電路。 b.利用J1、J2、J3、J4四個單刀雙擲開關(guān)切換74LS161D第1、7、9、10腳輸入的高低電平狀態(tài)，同時觀察數(shù)碼管U2的輸出信號，驗證表5.1給定的74LS161D功能是否與實驗結(jié)果相吻合。 c.觀測探測器X1發(fā)現(xiàn)當該計數(shù)器計滿（計到數(shù)碼管U2顯示“F”時），探測器X1亮，表明進位輸出端有進位輸出且高電平有效。 d.邏輯分析儀觀察的結(jié)果如圖5-2所示，驗證其結(jié)果是否與表5.1給定的74LS161D功能相吻合。改變時鐘信號V1的幅度和頻率，觀察數(shù)碼管和邏輯分析儀顯示結(jié)果有何變化。 圖5-2 邏輯分析儀觀察結(jié)果 5． 實驗心得 通過本次實驗了解計數(shù)器的日常應用和分類，熟悉集成計數(shù)器邏輯功能和其各控制端作用，掌握計數(shù)器使用方法。