《數(shù)字系統(tǒng)測(cè)試技術(shù)》PPT課件.ppt

,第11章 數(shù)字系統(tǒng)測(cè)試技術(shù),11.1 數(shù)字系統(tǒng)測(cè)試的基本原理 11.2 邏輯分析儀 11.3 可測(cè)性設(shè)計(jì) 11.4 數(shù)據(jù)域測(cè)試的應(yīng)用,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域分析的基本概念 1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域測(cè)試的特點(diǎn) 2 幾個(gè)術(shù)語 3 故障模型,1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域測(cè)試的特點(diǎn),電子測(cè)試的重要領(lǐng)域-數(shù)據(jù)域測(cè)試 數(shù)據(jù)域測(cè)試的概念,數(shù)字系統(tǒng)測(cè)試中的困難 響應(yīng)和激勵(lì)間不是線性關(guān)系 從外部有限測(cè)試點(diǎn)和結(jié)果推斷內(nèi)部過程或狀態(tài) 微機(jī)化數(shù)字系統(tǒng)的軟件導(dǎo)致異常輸出 系統(tǒng)內(nèi)部事件一般不會(huì)立即在輸出端表現(xiàn) 故障不易捕獲和辨認(rèn),11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域分析的基本概念 1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域測(cè)試的特點(diǎn) 2 幾個(gè)術(shù)語 3 故障模型,2 幾個(gè)術(shù)語,故障偵查/檢測(cè)（Fault Detection）- 判斷被 測(cè)電路中是否存在故障,故障定位-查明故障原因、性質(zhì)和產(chǎn)生的位置,以上合稱故障診斷，簡(jiǎn)稱診斷,缺陷-構(gòu)造特性的改變 失效-導(dǎo)致電路錯(cuò)誤動(dòng)作的缺陷 故障-缺陷引起的電路異常，缺陷的邏輯表現(xiàn) 缺陷和故障非一一對(duì)應(yīng)，有時(shí)一個(gè)缺陷可等效 于多個(gè)故障,2 幾個(gè)術(shù)語,出錯(cuò)/錯(cuò)誤(Error),真速測(cè)試（AT-Speed Testing),參數(shù)測(cè)試和邏輯測(cè)試,測(cè)試主輸入(Primary Input),測(cè)試主輸出(Primary Output),測(cè)試圖形/樣式（Test Pattern） 測(cè)試矢量（Test Vectors,測(cè)試生成,故障覆蓋率,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域分析的基本概念 1 數(shù)字系統(tǒng)測(cè)試和數(shù)據(jù)域測(cè)試的特點(diǎn) 2 幾個(gè)術(shù)語 3 故障模型,3 故障模型,故障的模型化與模型化故障,（1）固定型故障（Stuck Faults ）,固定1故障(stuck-at-1)，s-a-1 固定0故障(stuck-at-0)，s-a-0,（2）橋接故障（Bridge Faults ）,橋接故障:兩根或多根信號(hào)線間的短接,3 故障模型,（2）橋接故障（Bridge Faults ）,（3）延遲故障（Delay Faults ）,延遲故障:電路延遲超過允許值而引起的故障 時(shí)延測(cè)試驗(yàn)證電路中任何通路的傳輸延遲不超 過系統(tǒng)時(shí)鐘周期,3 故障模型,（4）暫態(tài)故障（Temporary Faults ）,類型：瞬態(tài)故障和間歇性故障,瞬態(tài)故障 ：電源干擾和粒子輻射等原因造成 間歇性故障：元件參數(shù)變化、接插件不可靠等造成,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.2 組合電路測(cè)試方法簡(jiǎn)介 1 敏化通路法和D算法 2 布爾差分法,1 敏化通路法和D算法,通路（Path）和敏化通路(Sensitized Path),（1）敏化通路法,a f y 01 01 01 10 10 10,故障a fg:故障傳播或前向跟蹤,一致性檢驗(yàn)或反相跟蹤(Backward Trace),電路的敏化過程,1 敏化通路法和D算法,故障傳播和通路敏化的條件,通路內(nèi)一切與門和與非門的其余輸入端均應(yīng)賦于“1”值，而一切或門和或非門的其余輸入端應(yīng)賦于“0”值。,有扇出電路的敏化過程,1 敏化通路法和D算法,單通路敏化成功，雙通路敏化失敗的例子,（111）不是x2：s-a-0的測(cè)試矢量 （110）和（011）是x2：s-a-0的測(cè)試矢量,1 敏化通路法和D算法,Schneider提出的反例證明某些故障只通過一條通路不可能敏化成功，必須同時(shí)沿兩條或兩條以上的通路才能成功敏化,同時(shí)沿G6G9G12 和G6G10G12 敏化方可成功 G6（s-a-0）的測(cè)試:(x1x2x3x4)=(0000),1 敏化通路法和D算法,扇出對(duì)敏化通路的影響，三種情況： 單通路和多通路都產(chǎn)生測(cè)試矢量 僅單通路能產(chǎn)生測(cè)試矢量 僅多通路能產(chǎn)生測(cè)試矢量,小結(jié), Schneider反例說明一維敏化不是一種算法,對(duì)一特定故障尋找敏化通路時(shí)，還應(yīng)考慮同時(shí)敏 化多個(gè)單通路的可能組合-多維敏化,對(duì)于多維敏化 ，必須尋球一種真正的算法 - D算法,2 敏化通路法和D算法,（2）D算法,簡(jiǎn)化了多通路敏化法 容易用計(jì)算機(jī)實(shí)現(xiàn),D ：正常電路邏輯值為1，故障電路為0的信號(hào),D ：正常電路邏輯值為0，故障電路為1的信號(hào), 簡(jiǎn)化表,又稱電路的原始立方-簡(jiǎn)化的真值表,形成：邏輯門用它的輸出頂點(diǎn)名稱表示 門輸出頂點(diǎn)的標(biāo)號(hào)大于所有輸入頂點(diǎn)的標(biāo)號(hào),2 敏化通路法和D算法,基本門電路的簡(jiǎn)化表,2 敏化通路法和D算法,基本門電路的簡(jiǎn)化表,2 敏化通路法和D算法,電路的簡(jiǎn)化表舉例,2 敏化通路法和D算法, 傳遞D立方,描述正常功能塊對(duì)D矢量的傳遞特性 表明敏化通路的敏化條件 對(duì)被測(cè)電路的一種結(jié)構(gòu)描述,把元件E輸入端的若干故障信號(hào)能傳播至E的輸出端的最小輸入條件傳遞D立方,構(gòu)造傳遞D立方的Roth交運(yùn)算規(guī)則,2 敏化通路法和D算法,基本門電路的傳遞D立方, 傳遞D立方,2 敏化通路法和D算法,基本門電路的傳遞D立方, 傳遞D立方,2）敏化通路法和D算法,故障的原始D立方,-元件E的輸出處可產(chǎn)生故障信號(hào)D或D的最小輸入條件,區(qū)別：故障原始D立方實(shí)為激活故障的條件 故障傳遞D立方為傳播故障信號(hào)的條件,2 敏化通路法和D算法, D交運(yùn)算規(guī)則,D交運(yùn)算是建立敏化通路的數(shù)學(xué)工具,通過D交運(yùn)算，逐級(jí)將故障信號(hào)（D或D）從故障點(diǎn)敏化至可及輸出端的過程叫做D驅(qū)趕（D drive）,Roth D交操作規(guī)則,2 敏化通路法和D算法, D交運(yùn)算規(guī)則,對(duì)Roth D交操作規(guī)則的補(bǔ)充說明,符號(hào)和分別表示D交為空和未定義,如果不出現(xiàn)和，但出現(xiàn)和，則D交未定義,如果D交中只出現(xiàn)而不出現(xiàn)，則在第二個(gè)因子中，所有的D變?yōu)镈，D變?yōu)镈,如果D交中只出現(xiàn)而不出現(xiàn)，則DD=D，DD=D,2 敏化通路法和D算法, D交運(yùn)算規(guī)則,D激活元件 -輸入端有D（D）信號(hào)而輸出值尚未確 定的元件,活躍矢量-D激活元件編號(hào)的集合,D驅(qū)趕的過程,將D激活元件的傳遞D立方同測(cè)試立方作D交運(yùn)算，使元件輸出D或D信號(hào),若D交存在，本次驅(qū)趕成功，得到新的測(cè)試立方。若D交結(jié)果為空，則選擇另一個(gè)傳遞D立方進(jìn)行,如果該元件的傳遞D立方都被選擇而D交結(jié)果為空，則從活躍矢量中另選一元件進(jìn)行D驅(qū)趕,2 敏化通路法和D算法, D交運(yùn)算規(guī)則,D驅(qū)趕的過程,若活躍矢量中所有元件都不能實(shí)現(xiàn)D交，則后退到前一活躍矢量，甚至退到最初階段另選一個(gè)故障原始D立方重新進(jìn)行,重復(fù)上述過程，直至將D或D驅(qū)趕到某主輸出為止,2）敏化通路法和D算法,線確認(rèn)和一致性檢查,一致性檢查是指在一次D驅(qū)趕成功之后，檢查所獲得的測(cè)試立方是否與各元件的簡(jiǎn)化表中的原始立方相一致，以便及早發(fā)現(xiàn)矛盾而及早返回,線確認(rèn)是一致性檢查的一種，是指在D驅(qū)趕全部結(jié)束后（在主輸出端出現(xiàn)了D或D信號(hào)），對(duì)測(cè)試立方中仍未賦值的元素賦值的過程,2）敏化通路法和D算法,D算法求解組合電路的測(cè)試矢量的步驟,第一步，初始化。包括：寫出被測(cè)電路的簡(jiǎn)化表； 由簡(jiǎn)化表得到傳遞D立方 第二步，D驅(qū)趕。用Roth D交運(yùn)算完成多路敏化 第三步，進(jìn)行一致性檢查 第四步，形成確定的測(cè)試矢量 第五步，對(duì)故障集形成完備測(cè)試集 最后，建立故障字典,2 布爾差分法,用數(shù)學(xué)方法來研究故障的傳播 優(yōu)點(diǎn)：普遍性、完備性、嚴(yán)格、簡(jiǎn)潔、明晰 可以用于多輸出電路及多故障的測(cè)試,對(duì)布爾函數(shù)f(x)=f(x1,x2,xn)，定義,2 布爾差分法, 對(duì)一邏輯函數(shù)f(X)，xiX, X=(x1,x2,xn)，用符號(hào)fi()表示xi=(0,1)時(shí)f(X)的值，則,有一個(gè)組合邏輯系統(tǒng)：f(x)=f(x1,x2,xi,xn),如果布爾表達(dá)式,成立,則表明系統(tǒng)內(nèi)部任何一個(gè)節(jié)點(diǎn)xi（或主輸入）上信號(hào)的邏輯值的變化能使輸出端y的邏輯值作相應(yīng)的變化，從而可根據(jù)y的變化來測(cè)試出xi的變化，以達(dá)到對(duì)xi故障測(cè)試的目的,2 布爾差分法,定義,為函數(shù)f相對(duì)于變量xi的一階布爾差分,的含義：xi從xi變成xi時(shí)，f(xi)與f（xi）之間的差異量,2 布爾差分法, 偵查故障xi=s-a-1和故障xi:s-a-0的測(cè)試矢量集 分別用T1和T0表示）為,2 布爾差分法,如果h是邏輯變量X的函數(shù)，而f又是變量h和X的函數(shù)，則測(cè)試故障h：s-a-1和h：s-a-0的測(cè)試矢量集分別為,2 布爾差分法,舉例：求偵查下圖中故障x1:s-a-1，x1:s-a-0，h:s-a-1的測(cè)試矢量集,解：寫出f的邏輯表達(dá)式,2 布爾差分法,求f相對(duì)變量x1的一階布爾差分,偵查故障x1:s-a-1和x1:s-a-0的測(cè)試矢量集分別為,2 布爾差分法,T1=（0100，0101，0110，0111） T0=（1100，1101，1110，1111）,求f相對(duì)于變量h的布爾差分,因?yàn)閒h(1)=x1x2，fh(0)=1,所以,檢測(cè)故障h：s-a-1的測(cè)試矢量為,h:s-a-1的測(cè)試集為T1=（0000，1000）,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.3 時(shí)序電路測(cè)試方法簡(jiǎn)介 1 迭接陣列 2 測(cè)試序列的產(chǎn)生,11.1.3 時(shí)序電路測(cè)試方法簡(jiǎn)介,引言,時(shí)序邏輯電路的測(cè)試比組合電路困難,時(shí)序電路中存在反饋，對(duì)電路的模擬、故障的偵查和定位帶來困難,時(shí)序電路中， t時(shí)刻的輸出響應(yīng)，既取決于t時(shí)刻的輸入，又取決于在此以前的輸入，甚至可能與從初始狀態(tài)一直到時(shí)刻t的所有輸入都有關(guān)系,時(shí)序電路的存貯作用往往使電路中一個(gè)單故障相當(dāng)于組合電路中的多故障，測(cè)試時(shí)序電路中一個(gè)故障不再是單個(gè)簡(jiǎn)單的測(cè)試矢量，而需要一定長(zhǎng)度的輸入矢量序列,11.1.3 時(shí)序電路測(cè)試方法簡(jiǎn)介,引言,時(shí)序時(shí)序電路的測(cè)試生成需特別考慮,既要處理邏輯相關(guān)性又要處理時(shí)序相關(guān)性,需要特別處理諸如時(shí)鐘線、反饋線、狀態(tài)變量線等連線,需要建立全電路正確的時(shí)序關(guān)系,采用可測(cè)試設(shè)計(jì)和內(nèi)建自測(cè)試技術(shù)可顯著提高時(shí)序 電路測(cè)試效率,1 迭接陣列,用于建立時(shí)序電路的組合化模型 原理：將時(shí)序電路各時(shí)段上的函數(shù)關(guān)系 空間上的函數(shù)關(guān)系 組合電路的D算法等生成測(cè)試矢量,時(shí)序電路的一般模型,1 迭接陣列,陣列單元模型,形成：把反饋線斷開，把某時(shí)刻的電路展開成一個(gè)陣列單元。陣列單元的輸入是主輸入X(j)和現(xiàn)態(tài)y(j)，輸出是主輸出Z（j）和次態(tài)y（j+1），把1，2，k各時(shí)刻的陣列單元串接起來，就組成一個(gè)迭接陣列模型。,缺點(diǎn)：對(duì)大型時(shí)序電路，計(jì)算量太大,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.3 時(shí)序電路測(cè)試方法簡(jiǎn)介 1 迭接陣列 2 測(cè)試序列的產(chǎn)生,2 測(cè)試序列的產(chǎn)生,功能測(cè)試和功能核實(shí)法測(cè)試同步時(shí)序電路,功能核實(shí)法測(cè)試同步時(shí)序電路的過程,利用同步序列或引導(dǎo)序列，將可能處于任何狀態(tài)的時(shí)序機(jī)同步或引導(dǎo)到一個(gè)固定或已知的狀態(tài),利用核實(shí)序列（例如區(qū)分序列）核實(shí)狀態(tài)轉(zhuǎn)換功能。根據(jù)被測(cè)電路的輸出來識(shí)別其初態(tài)、末態(tài)以及中間經(jīng)過的諸狀態(tài)，從而偵查出故障,既約同步時(shí)序電路：電路中任何兩個(gè)狀態(tài)均不等價(jià),強(qiáng)聯(lián)接時(shí)序電路：對(duì)時(shí)序機(jī)的任意兩個(gè)狀態(tài)，都存在一個(gè)輸入序列使其從一個(gè)狀態(tài)轉(zhuǎn)換到另一個(gè)狀態(tài),2 測(cè)試序列的產(chǎn)生,（1）同步序列,-將時(shí)序電路從任意狀態(tài)轉(zhuǎn)換到同一個(gè)已知末態(tài)的序列,用同步樹求同步序列的步驟,以系統(tǒng)的狀態(tài)集合為樹根，根據(jù)不同輸入激勵(lì)向下分支，得到響應(yīng)狀態(tài)的集合，并作如下處理：,相同的狀態(tài)合并成一項(xiàng),若新的狀態(tài)集合與以前出現(xiàn)過的狀態(tài)集合相同，則 停止向下分支，并對(duì)該狀態(tài)集標(biāo)記“”,若新的狀態(tài)集僅含有一個(gè)元素，則停止操作，并對(duì)該狀態(tài)標(biāo)記“。”,其它情況則繼續(xù)向下分支,2 測(cè)試序列的產(chǎn)生,求同步序列舉例,樹根開始到標(biāo)記“。”的輸入序列為同步序列Hs,一個(gè)時(shí)序電路，可能不存在同步序列，也可能存在多個(gè)同步序列,2 測(cè)試序列的產(chǎn)生,（2）引導(dǎo)序列,-將時(shí)序電路從一個(gè)未知狀態(tài)“引導(dǎo)”到某些已知末態(tài)（可根據(jù)不同的響應(yīng)序列來判定末態(tài)）的輸入序列,用引導(dǎo)樹求引導(dǎo)序列的步驟,從狀態(tài)轉(zhuǎn)換圖（表）出發(fā)，將所有狀態(tài)作為樹根，次態(tài)集和響應(yīng)輸出記錄在相應(yīng)的樹枝下,按響應(yīng)，將次態(tài)集分割成次態(tài)子集，輸出相同的 次態(tài)在同一個(gè)子集中，標(biāo)出各子集的輸出值,若每個(gè)次態(tài)子集中的元素均相同，則停止向下分支，標(biāo)記為“*”，（若每個(gè)次態(tài)子集中僅包含一個(gè)元素，則停止向下分支，并標(biāo)記為“。”）,其它情況，即至少有一個(gè)子集中含有不同的元素，且該子集的集合以前沒有出現(xiàn)過，則繼續(xù)向下分支,2 測(cè)試序列的產(chǎn)生,求引導(dǎo)序列舉例,2 測(cè)試序列的產(chǎn)生,引導(dǎo)樹,引導(dǎo)序列：01，11，101,2 測(cè)試序列的產(chǎn)生,（3）區(qū)分序列,-能夠根據(jù)不同的響應(yīng)序列來區(qū)分被測(cè)電路的初態(tài)和末態(tài)的輸入序列,求區(qū)分序列的過程和求引導(dǎo)序列基本相同 一種特殊的引導(dǎo)序列,2 測(cè)試序列的產(chǎn)生,區(qū)分序列的求法,區(qū)分序列：11，101,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.4 隨機(jī)測(cè)試和窮舉測(cè)試簡(jiǎn)介 1 隨機(jī)測(cè)試技術(shù) 2 窮舉測(cè)試技術(shù),1 隨機(jī)測(cè)試技術(shù),（1）原理概述,確定為達(dá)到給定的故障覆蓋所要求的測(cè)試長(zhǎng)度 對(duì)所給定的測(cè)試長(zhǎng)度，估計(jì)出能得到的故障覆蓋,隨機(jī)測(cè)試技術(shù)-一種非確定性的故障診斷技術(shù)，它是以隨機(jī)的輸入矢量作為激勵(lì)，把實(shí)測(cè)的響應(yīng)輸出信號(hào)與由邏輯仿真的方法計(jì)算得到的正常電路輸出相比較，以確定被測(cè)電路是否有故障。,偽隨機(jī)測(cè)試-借助偽隨機(jī)序列進(jìn)行隨機(jī)測(cè)試的方法, 關(guān)鍵問題,1 隨機(jī)測(cè)試技術(shù),（1）原理概述, 隨機(jī)測(cè)試和偽隨機(jī)測(cè)試的優(yōu)缺點(diǎn),優(yōu)點(diǎn)：測(cè)試生成簡(jiǎn)單,缺點(diǎn)：一般難以保證100%的故障覆蓋率，測(cè)試序列通常較長(zhǎng)，測(cè)試的時(shí)間開銷較大,1 隨機(jī)測(cè)試技術(shù),（2）偽隨機(jī)序列發(fā)生器,常見的偽隨機(jī)序列-m序列,產(chǎn)生m序列的兩種電路-線性反饋移位寄存器和細(xì) 胞自動(dòng)機(jī),線性反饋移位寄存器（LFSR）,hi=1，表示接通反饋線；hi=0，表示斷開反饋線,1 隨機(jī)測(cè)試技術(shù),線性反饋移位寄存器（LFSR）,反饋系數(shù)hi在二元域上定義的多項(xiàng)式,h(x)= xn+h1xn1+hn-1x+1,稱為該線性反饋移位寄存器的特征多項(xiàng)式,既約多項(xiàng)式,本原多項(xiàng)式f(x)-為一既約多項(xiàng)式，且能整除多項(xiàng) 式,而不能整除任何冪次低于2n1的任何,多項(xiàng)式,以n次本原多項(xiàng)式為特征多項(xiàng)式的LFSR可產(chǎn)生周期為2n1的偽隨機(jī)序列-m序列,1 隨機(jī)測(cè)試技術(shù),細(xì)胞自動(dòng)機(jī)（Celluar Automata,簡(jiǎn)稱CA）,CA-若干細(xì)胞組成的陣列, CA細(xì)胞的結(jié)構(gòu)-存儲(chǔ)元件+組合邏輯塊,CA細(xì)胞結(jié)構(gòu),1 隨機(jī)測(cè)試技術(shù),細(xì)胞自動(dòng)機(jī),馮諾依曼鄰（3-鄰）-某細(xì)胞的鄰僅為最靠近該細(xì)胞的左和右兩細(xì)胞,零邊界條件-CA陣列中最左邊的細(xì)胞的左鄰和最右邊細(xì)胞的右鄰狀態(tài)設(shè)置為恒0,零邊界條件一維CA,1 隨機(jī)測(cè)試技術(shù),細(xì)胞自動(dòng)機(jī),在3-鄰下，第i個(gè)細(xì)胞的次態(tài)xi(t+1)由第i個(gè)細(xì)胞的現(xiàn)態(tài)xi(t)和它的左鄰和右鄰的現(xiàn)態(tài)xi-1(t)、xi+1(t)共同決定,3-鄰下任一細(xì)胞的次態(tài)由含它本身的3個(gè)細(xì)胞共同決定，三個(gè)細(xì)胞的現(xiàn)態(tài)對(duì)應(yīng)從（000）至（111）共8種取值，細(xì)胞Ci在8種取值下的次態(tài)由該細(xì)胞的組合邏輯塊對(duì)應(yīng)的組合函數(shù)決定，將每種組合函數(shù)對(duì)應(yīng)一種規(guī)則，3鄰下每一細(xì)胞可有28=256種規(guī)則,1 隨機(jī)測(cè)試技術(shù),細(xì)胞自動(dòng)機(jī),規(guī)則的命名（以規(guī)則90和150為例）,規(guī)則90和規(guī)則150的狀態(tài)轉(zhuǎn)換,規(guī)則90,規(guī)則150,1 隨機(jī)測(cè)試技術(shù),細(xì)胞自動(dòng)機(jī),規(guī)則90/150一維線性混合型CA（90/150 1-D LHCA） 可產(chǎn)生m序列,左至右5個(gè)細(xì)胞分別使用規(guī)則150、150、150、150和90，產(chǎn)生周期為31的m序列,11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.4 隨機(jī)測(cè)試和窮舉測(cè)試簡(jiǎn)介 1 隨機(jī)測(cè)試技術(shù) 2 窮舉測(cè)試技術(shù),2 窮舉測(cè)試技術(shù),定義-一個(gè)組合電路全部輸入值的集合，構(gòu)成了該電路的一個(gè)完備測(cè)試集。對(duì)n輸入的被測(cè)電路，用2n個(gè)不同的測(cè)試矢量去測(cè)試該電路的方法叫窮舉測(cè)試方法,窮舉測(cè)試方法的優(yōu)點(diǎn),對(duì)非冗余組合電路中的故障提供100%的覆蓋率,測(cè)試生成簡(jiǎn)單,窮舉測(cè)試方法的缺點(diǎn)-對(duì)多輸入電路，測(cè)試時(shí)間過長(zhǎng),窮舉測(cè)試法一般用于主輸入不超過20的邏輯電路,窮舉測(cè)試技術(shù),2 窮舉測(cè)試技術(shù),偽窮舉測(cè)試技術(shù),偽窮舉測(cè)試的基本原理-設(shè)法將電路分成若干子電路，再對(duì)每一個(gè)子電路進(jìn)行窮舉測(cè)試，使所需的測(cè)試矢量數(shù)N大幅度減少，即N2n（n為電路主輸入）,如何對(duì)電路進(jìn)行分塊以盡可能減少測(cè)試矢量數(shù)目是偽窮舉測(cè)試的基本問題之一,2 窮舉測(cè)試技術(shù),偽窮舉測(cè)試的舉例,12.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.5 數(shù)據(jù)域測(cè)試系統(tǒng) 1 系統(tǒng)組成 2 數(shù)字信號(hào)激勵(lì)源,1 系統(tǒng)組成,數(shù)據(jù)域測(cè)試系統(tǒng)的組成,1 系統(tǒng)組成,（1）數(shù)字信號(hào)源,作用和功能,為數(shù)字系統(tǒng)的功能測(cè)試和參數(shù)測(cè)試提供輸入激勵(lì)信號(hào),產(chǎn)生圖形寬度可編程的并行和串行數(shù)據(jù)圖形,產(chǎn)生輸出電平和數(shù)據(jù)速率可編程的任意波形,產(chǎn)生可由選通信號(hào)和時(shí)鐘信號(hào)控制的預(yù)先規(guī)定的數(shù)據(jù)流,1 系統(tǒng)組成,（2）特征分析,采用特征分析技術(shù)的必要性,對(duì)各節(jié)點(diǎn)逐一地測(cè)試與分析使測(cè)試成本巨增,受封裝的限制，從多節(jié)點(diǎn)觀察測(cè)試響應(yīng)受到限制,內(nèi)測(cè)試的需要,特征分析技術(shù)-從被測(cè)電路的測(cè)試響應(yīng)中提取出“特征”（Signature），通過對(duì)無故障特征和實(shí)際特征的比較進(jìn)行故障的偵查和定位,1 系統(tǒng)組成,（2）特征分析,由LFSR構(gòu)成的單輸入特征分析器,若hi=0 表示連線斷開，若hi=1，表示連線接通,1 系統(tǒng)組成,（2）特征分析,特征分析技術(shù)具有很高的檢錯(cuò)率 當(dāng)測(cè)試序列足夠長(zhǎng)時(shí)，特征分析的故障偵出率不低于,，m為用作特征分析的LFSR的長(zhǎng)度。當(dāng)m=16 時(shí)，故障偵出率高達(dá)99.998%,由LFSR構(gòu)成的多輸入特征分析器(MISR),1 系統(tǒng)組成,（2）特征分析,基于特征分析的數(shù)字系統(tǒng)故障診斷原理,被測(cè)電路的無故障特征或某種故障下的特征可通過電路的邏輯模擬或故障模擬獲得。通過事前的模擬建立好特征-故障字典，便可用于故障診斷。,1 系統(tǒng)組成,（3）邏輯分析,邏輯分析用于測(cè)試和分析多個(gè)信號(hào)之間的邏輯關(guān)系 及時(shí)間關(guān)系,邏輯分析儀的特點(diǎn),通道數(shù)多,存儲(chǔ)容量大,可以多通道信號(hào)邏輯組合觸發(fā),數(shù)據(jù)處理顯示功能強(qiáng),11.1數(shù)字系統(tǒng)測(cè)試的基本原理,11.1.5 數(shù)據(jù)域測(cè)試系統(tǒng) 1 系統(tǒng)組成 2 數(shù)字信號(hào)源,2 數(shù)字信號(hào)源,（1）數(shù)字信號(hào)源的結(jié)構(gòu),2 數(shù)字信號(hào)源,（2）數(shù)據(jù)的產(chǎn)生,序列存儲(chǔ)器在初始化期間寫入了每個(gè)通道的數(shù)據(jù)，數(shù)據(jù)存儲(chǔ)器的地址由地址計(jì)數(shù)器提供。在測(cè)試過程中，在每一個(gè)作用時(shí)鐘沿上，計(jì)數(shù)器將地址加1,多路器可將多個(gè)并行輸入位轉(zhuǎn)換成串行數(shù)據(jù)流。對(duì)于低速的數(shù)字信號(hào)源，多路器可以不要，從數(shù)據(jù)的每個(gè)數(shù)輸出可直接產(chǎn)生一個(gè)串行數(shù)據(jù)流,格式化器將數(shù)據(jù)流與時(shí)鐘同步,格式化器的輸出直接驅(qū)動(dòng)輸出放大器，放大器的輸出電平可編程,11.2 邏輯分析儀,主要內(nèi)容: 邏輯分析儀的特點(diǎn)與分類 邏輯分析儀的基本組成原理 邏輯分析儀的觸發(fā)方式 邏輯分析儀的顯示方式 邏輯分析儀的主要技術(shù)指標(biāo)與發(fā)展趨勢(shì) 邏輯分析儀的應(yīng)用,11.2.1 邏輯分析儀的特點(diǎn)與分類,1. 邏輯分析儀的特點(diǎn):,輸入通道多 數(shù)據(jù)捕獲能力強(qiáng),具有多種靈活的觸發(fā)方式 具有較大的存儲(chǔ)深度,可以觀察單次或非周期信號(hào) 顯示方式豐富 能夠檢測(cè)毛刺,2. 邏輯分析儀的分類:,按工作特點(diǎn)分類: (1) 邏輯狀態(tài)分析儀 (2) 邏輯定時(shí)分析儀 按結(jié)構(gòu)特點(diǎn)分類: (1) 臺(tái)式邏輯分析儀 (2) 便攜式邏輯分析儀 (3) 外接式邏輯分析儀 (4) 卡式邏輯分析儀,臺(tái)式邏輯分析儀,TLA 612,便攜式邏輯分析儀,卡式邏輯分析儀,外接式邏輯分析儀,Agilent E9340A,11.2.2 邏輯分析儀的組成原理,邏輯分析儀的組成結(jié)構(gòu)如圖11-1所示，它主要包括數(shù)據(jù)捕獲和數(shù)據(jù)顯示兩大部分。,11.2.3 邏輯分析儀的觸發(fā)方式,數(shù)據(jù)流：邏輯分析儀對(duì)被測(cè)信號(hào)連續(xù)采樣獲得的一系列數(shù)據(jù)。,觸發(fā)的含義：由一個(gè)事件來控制數(shù)據(jù)獲取，即選擇觀察窗口的位置。 跟蹤：采集并顯示數(shù)據(jù)的一次過程稱為一次跟蹤,觸發(fā)字,數(shù)據(jù)流,數(shù)據(jù)窗口,跟蹤開始,觀察窗口寬度： 邏輯分析儀存儲(chǔ)深度,1 組合觸發(fā),組合觸發(fā)：多通道信號(hào)的組合作為觸發(fā)條件，即數(shù)據(jù)字觸發(fā)。 每個(gè)通道的觸發(fā)條件可為： “ 1 ” “ 0 ” “ x ” 如：8個(gè)通道的組合觸發(fā)條件設(shè)為：“011010X1” 則：該8個(gè)通道中出現(xiàn)數(shù)據(jù)： 01101001 或01101011 時(shí)均觸發(fā),基本的 觸發(fā)跟蹤方式：,觸發(fā)起始跟蹤,觸發(fā)終止跟蹤,2 延遲觸發(fā),在數(shù)據(jù)流中搜索到觸發(fā)字時(shí)，并不立即跟蹤，而是延遲一定數(shù)量的數(shù)據(jù)后才開始或停止存儲(chǔ)數(shù)據(jù)，它可以改變觸發(fā)字與數(shù)據(jù)窗口的相對(duì)位置。,3 序列觸發(fā),多個(gè)觸發(fā)字的序列作為觸發(fā)條件，當(dāng)數(shù)據(jù)流中按順序出現(xiàn)各個(gè)觸發(fā)字時(shí)才觸發(fā)。,4 手動(dòng)觸發(fā)（隨機(jī)觸發(fā)）,無條件的人工強(qiáng)制觸發(fā)，因此觀察窗口在數(shù)據(jù)流中的位置是隨機(jī)的。,5 限定觸發(fā),11.2.4 邏輯分析儀的顯示方式,每個(gè)通道的信號(hào)用一個(gè)偽方波顯示，多個(gè)通道同時(shí)顯示。,1 波形顯示,2 數(shù)據(jù)列表顯示,將每個(gè)通道采集到的值組合成數(shù)據(jù)，按采樣順序顯示。,3 反匯編顯示,將數(shù)據(jù)流按照被測(cè)CPU指令系統(tǒng)反匯編后顯示。,4 圖解顯示,將屏幕X，Y方向分別作為時(shí)間軸和數(shù)據(jù)軸進(jìn)行顯示的一種方式。它將要顯示的數(shù)據(jù)通過D/A轉(zhuǎn)換器變?yōu)槟M量，按照存儲(chǔ)器中取出數(shù)據(jù)的先后順序?qū)⑥D(zhuǎn)換所得的模擬量顯示在屏幕上，形成一個(gè)圖像的點(diǎn)陣。,11.2.5 邏輯分析儀的技術(shù)指標(biāo) 及發(fā)展趨勢(shì),1 主要技術(shù)指標(biāo),定時(shí)分析最大速率。 狀態(tài)分析最大速率。 通道數(shù)。 存儲(chǔ)深度。 觸發(fā)方式。 輸入信號(hào)最小幅度。 輸入門限變化范圍。 毛刺捕捉能力。,2 發(fā)展趨勢(shì),分析速率、通道數(shù)、存儲(chǔ)深度等技術(shù)指標(biāo)也在不斷提高 功能不斷加強(qiáng)。 與時(shí)域測(cè)試儀器示波器的結(jié)合 ，提高混合信號(hào)分析能力 向邏輯分析系統(tǒng)（Logic Analyze System）方向發(fā)展。,11.2.6 邏輯分析儀的應(yīng)用,1 硬件測(cè)試及故障診斷,例：ROM的指標(biāo)測(cè)試,例：毛刺信號(hào)的測(cè)試,2 軟件測(cè)試與分析,邏輯分析儀也可用于軟件的跟蹤調(diào)試，發(fā)現(xiàn)軟硬件故障，而且通過對(duì)軟件各模塊的監(jiān)測(cè)與效率分析還有助與軟件的改進(jìn)。,例：分支程序的跟蹤,11.3 可測(cè)性設(shè)計(jì), 11.3.1 概述 11.3.2 掃描設(shè)計(jì)技術(shù) 11.3.3 內(nèi)建自測(cè)試技術(shù) 11.3.4 邊界掃描測(cè)試技術(shù),11.3.1 概述,可測(cè)性設(shè)計(jì)出現(xiàn)的背景,傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法的缺陷,可測(cè)性設(shè)計(jì)-在系統(tǒng)的設(shè)計(jì)階段就同時(shí)考慮測(cè)試的需求，以提高系統(tǒng)的可測(cè)試性,可測(cè)性的量化-可測(cè)性測(cè)度,可控性（Controllability）-對(duì)電路中各節(jié)點(diǎn)的邏輯值控制難易程度的度量,可觀性(Observability)-對(duì)故障信號(hào)進(jìn)行觀察或測(cè)量難易程度的度量,11.3.1 概述,可測(cè)性設(shè)計(jì)考慮的主要問題,什么樣的結(jié)構(gòu)容易作故障診斷,什么樣的系統(tǒng)，測(cè)試時(shí)所用的測(cè)試矢量既數(shù)量少，產(chǎn)生起來又較方便,測(cè)試點(diǎn)和激勵(lì)點(diǎn)設(shè)置在什么地方，設(shè)置多少，才能使測(cè)試比較方便而開銷又比較少,結(jié)構(gòu)可測(cè)性設(shè)計(jì)-從可測(cè)性的觀點(diǎn)對(duì)電路的結(jié)構(gòu)提出一定的規(guī)則，依據(jù)可測(cè)性設(shè)計(jì)的一般規(guī)則和基本模式來進(jìn)行電路的功能設(shè)計(jì)，使得設(shè)計(jì)的電路容易測(cè)試,11.3 可測(cè)性設(shè)計(jì),11.3.2 掃描設(shè)計(jì)技術(shù) 1 掃描通路法 2 電平靈敏掃描設(shè)計(jì),1 掃描通路法,基本原理-將一個(gè)集成電路內(nèi)所有狀態(tài)存儲(chǔ)器件串接起來，組成一個(gè)移位寄存器，使得從外部能容易地控制并直接觀察這些狀態(tài)存儲(chǔ)器件中的內(nèi)容,同步時(shí)序電路的一般模型,N-組合電路 Yi-狀態(tài)存貯器件,對(duì)狀態(tài)存儲(chǔ)器件的控制和觀測(cè)只能通過組合電路間接進(jìn)行，使測(cè)試問題復(fù)雜,1 掃描通路法,掃描通路設(shè)計(jì)要保證各個(gè)時(shí)序元件可以同組合電路完全隔離開來，以便時(shí)序元件的狀態(tài)可隨意設(shè)置，同時(shí)保證時(shí)序元件的輸入可觀察,隔離開關(guān)（添加）,（添加）,11.3 可測(cè)性設(shè)計(jì),11.3.2 掃描設(shè)計(jì)技術(shù) 1 掃描通路法 2 電平靈敏掃描設(shè)計(jì),2 電平靈敏掃描設(shè)計(jì),電平靈敏的概念- 一個(gè)邏輯系統(tǒng)，如果其穩(wěn)定狀態(tài)對(duì)任何輸入狀態(tài)改變的響應(yīng)與系統(tǒng)中電路的延遲無關(guān)，并且，如果有兩個(gè)以上輸入改變，輸出響應(yīng)與輸入改變的先后順序也無關(guān)，系統(tǒng)的穩(wěn)定狀態(tài)只取決于各輸入變化的最終穩(wěn)定電平，則稱這樣的邏輯系統(tǒng)為電平靈敏的,電平靈敏設(shè)計(jì)的目的-保證電路中器件的延遲、上升和下降時(shí)間等參量對(duì)電路工作無影響,電平靈敏設(shè)計(jì)的實(shí)現(xiàn)-時(shí)序邏輯中的基本存貯元件必須是電平靈敏的,2 電平靈敏掃描設(shè)計(jì),電平靈敏設(shè)計(jì)的關(guān)鍵元件-串行移位寄存器,L1：功能操作的狀態(tài)存儲(chǔ)器件,2 電平靈敏掃描設(shè)計(jì),串行移位寄存器的功能操作,系統(tǒng)功能操作時(shí)，掃描時(shí)鐘A和B置于低電平。系統(tǒng)時(shí)鐘CLK=1時(shí)，數(shù)據(jù)D進(jìn)入鎖存器L1。當(dāng)CLK=0時(shí)，L1鎖存該數(shù)據(jù),2 電平靈敏掃描設(shè)計(jì),串行移位寄存器的掃描方式,掃描方式：置掃描時(shí)鐘A=1，CLK=0，掃描數(shù)據(jù)（SD）進(jìn)入L1，當(dāng)A返回“0”時(shí)，SD數(shù)據(jù)鎖存于L1。然后置掃描時(shí)鐘B=1，使L1鎖存的數(shù)據(jù)進(jìn)入L2，當(dāng)B返回“0”時(shí)，該數(shù)據(jù)鎖存于L2。不允許A和B同時(shí)為1,11.3 可測(cè)性設(shè)計(jì),11.3.3 內(nèi)建自測(cè)試技術(shù) 1 概述 2 每掃描一次測(cè)試的BIST 3 每時(shí)鐘一次測(cè)試的BIST 4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,1 概述,內(nèi)建自測(cè)試(BIST)的基本原理,-將測(cè)試作為系統(tǒng)的一個(gè)功能，做在系統(tǒng)中，使系統(tǒng)具有自己測(cè)試自己的能力。BIST通過將測(cè)試激勵(lì)和對(duì)測(cè)試響應(yīng)的分析集成在被測(cè)系統(tǒng)或芯片中實(shí)現(xiàn), BIST用于功能性測(cè)試 BIST中通常使用特征分析技術(shù)。測(cè)試結(jié)束后，通過比較被測(cè)電路的實(shí)際特征和無故障電路特征，以決定被測(cè)電路是否存在故障,基于掃描的BIST-解決時(shí)序電路的內(nèi)建自測(cè)試,11.3 可測(cè)性設(shè)計(jì),11.3.3 內(nèi)建自測(cè)試技術(shù) 1 概述 2 每掃描一次測(cè)試的BIST 3 每時(shí)鐘一次測(cè)試的BIST 4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,2 每掃描一次測(cè)試的BIST,每掃描一次測(cè)試的BIST-測(cè)試生成器提供的測(cè)試樣式只有填滿所有掃描寄存器才能向被測(cè)電路加載,結(jié)構(gòu)（單掃描鏈型）,樣式計(jì)數(shù)器-計(jì)數(shù)測(cè)試樣式的個(gè)數(shù)以控制測(cè)試時(shí)間,位計(jì)數(shù)器-生成一個(gè)完整測(cè)試樣式過程中計(jì)數(shù)移入掃描鏈的位數(shù),2 每掃描一次測(cè)試的BIST,結(jié)構(gòu)（多掃描鏈型-STUMP結(jié)構(gòu)）,11.3 可測(cè)性設(shè)計(jì),11.3.3 內(nèi)建自測(cè)試技術(shù) 1 概述 2 每掃描一次測(cè)試的BIST 3 每時(shí)鐘一次測(cè)試的BIST 4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,3 每時(shí)鐘一次測(cè)試的BIST,原理-每個(gè)時(shí)鐘周期完成一次測(cè)試矢量的施加和響應(yīng)的捕獲。被測(cè)電路的所有輸出和觀測(cè)點(diǎn)并行和MISR相連，每個(gè)時(shí)鐘周期皆有測(cè)試響應(yīng)送入MISR分析,11.3 可測(cè)性設(shè)計(jì),11.3.3 內(nèi)建自測(cè)試技術(shù) 1 概述 2 每掃描一次測(cè)試的BIST 3 每時(shí)鐘一次測(cè)試的BIST 4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,內(nèi)建邏輯塊觀察(BILBO）-一種多功能通用電路。既可作一般的寄存器，又可作為線性反饋移位寄存器和多輸入特征分析器，并具有掃描通路，從而實(shí)現(xiàn)內(nèi)測(cè)試,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,BIBLO的四種工作方式,（1）復(fù)位方式（C1=0，C2=1）,D觸發(fā)器的輸入都為“0”，與Zi和Qi的狀態(tài)無關(guān)，復(fù)位方式將使該模塊的所有觸發(fā)器復(fù)位,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,BIBLO的四種工作方式,（2）正常工作方式（C1=C2=1）,Di=Zi，該模塊的各觸發(fā)器狀態(tài)取決于外界輸入信號(hào)，它們均可作獨(dú)立的鎖存器使用，可分別寫入或讀出信息,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,BIBLO的四種工作方式,（3）掃描測(cè)試方式（C1=C2=0）,多路器接通SDI。該模塊以移位寄存器方式工作，SDI為外界輸入的串行數(shù)據(jù)，SDO為串行移位數(shù)據(jù)輸出,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,（4）LFSR工作方式（C1=1，C2=0）,BILBO連接成反饋移位寄存器，可產(chǎn)生偽隨機(jī)序列（Q1、Q2、Q3、Q4的初始狀態(tài)不全為“0”）或進(jìn)行特征分析。BILBO既可并行輸入（數(shù)據(jù)可從所有或都分Z端輸入），又可串行輸入（采樣數(shù)據(jù)從Z1輸入，而Z2、Z3和Z4端保持“0”,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,BILBO的使用,當(dāng)測(cè)試被測(cè)電路1時(shí)，BILBO-1作為偽隨機(jī)數(shù)發(fā)生器，為電路1提供測(cè)試激勵(lì)，響應(yīng)輸出送到作為特征分析器的BILBO-2。測(cè)試完畢后，將BILBO-2置為串行掃描方式，將其中存放的特征串行地從掃描輸出端送出，并與正確特征比較,4 內(nèi)建邏輯塊觀察及在自測(cè)試中的應(yīng)用,BILBO的使用,用BILBO-2作偽隨機(jī)數(shù)發(fā)生器，BILBO-1作特征分析器，可測(cè)試電路2。系統(tǒng)正常工作時(shí)，BILBO用作觸發(fā)器或移位寄存器，與電路1和電路2共同完成系統(tǒng)的功能操作,11.3 可測(cè)性設(shè)計(jì),11.3.4 邊界掃描測(cè)試技術(shù) 1 原理 2 邊界掃描測(cè)試標(biāo)準(zhǔn),1 原理,邊界掃描測(cè)試的基本思想,在靠近器件的每一輸入/輸出（I/O）引腳處增加一個(gè)移位寄存器單元。在測(cè)試期間，這些寄存器單元用于控制輸入引腳的狀態(tài)（高或低），并讀出輸出引腳的狀態(tài)。在功能性操作期間，這些附加的移位寄存器單元是“透明的”，不影響電路的正常工作,功能-不僅可以測(cè)試IC之間或PCB之間的連接是否正確，還可測(cè)試芯片或PCB的邏輯功能,1 原理,移位寄存器組成邊界掃描通路,11.3 可測(cè)性設(shè)計(jì),11.3.4 邊界掃描測(cè)試技術(shù) 1 原理 2 邊界掃描測(cè)試標(biāo)準(zhǔn),2 邊界掃描測(cè)試標(biāo)準(zhǔn),邊界掃描測(cè)試的硬件和指令,硬件,測(cè)試存取通道（TAP）,TAP控制器,指令寄存器（IR）,測(cè)試數(shù)據(jù)寄存器組（TDR）,邊界掃描寄存器（BSR）,旁路寄存器（BR）,器件標(biāo)志寄存器（IDR）,專用的寄存器,2 邊界掃描測(cè)試標(biāo)準(zhǔn),邊界掃描測(cè)試的硬件和指令,指令,專用指令,公用指令,非必有指令,必有指令,旁路(Bypass) 指令,采樣/預(yù)裝載指令,外測(cè)試（EXTEST）,內(nèi)測(cè)試（INTEST）,運(yùn)行BIST指令,取器件標(biāo)志指令,用戶代碼指令,組件指令,輸出高阻指令,2 邊界掃描測(cè)試標(biāo)準(zhǔn),邊界掃描設(shè)計(jì)的基本結(jié)構(gòu),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（1）測(cè)試存取端口（TAP）,功能-為元件內(nèi)的測(cè)試功能提供存取通道的通用端口,組成,測(cè)試時(shí)鐘輸入TCK-為測(cè)試邏輯提供時(shí)鐘信號(hào),測(cè)試模式選擇輸入TMS-經(jīng)TAP控制器譯碼用來控制測(cè)試操作,測(cè)試數(shù)據(jù)輸入TDI-用于向測(cè)試邏輯提供串行測(cè)試指令和測(cè)試數(shù)據(jù)， TDI端的數(shù)據(jù)是進(jìn)入指令寄存器還是進(jìn)入測(cè)試數(shù)據(jù)寄存器，取決于TAP控制器的狀態(tài)。TDI的信號(hào)在TCK的上升沿被取樣和輸入,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（1）測(cè)試存取端口（TAP）,組成,測(cè)試數(shù)據(jù)輸出TDO-是測(cè)試指令和測(cè)試數(shù)據(jù)的串行輸出端。TAP控制器的狀態(tài)決定了是將指令寄存器還是數(shù)據(jù)寄存器里的數(shù)據(jù)串行地移出到TDO端。TDO數(shù)據(jù)狀態(tài)的改變必須且只能發(fā)生在TCK信號(hào)的下降沿,標(biāo)準(zhǔn)還提供了一個(gè)可選用的“測(cè)試復(fù)位輸入TRST*”，它為TAP控制器提供了異步初始化功能，使測(cè)試系統(tǒng)強(qiáng)制復(fù)位,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,T A P 控 制 器 狀 態(tài) 轉(zhuǎn) 換 圖,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,測(cè)試邏輯復(fù)位（Test Logic Reset）,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,運(yùn)行測(cè)試/空閑(Run Test/Idle),捕獲數(shù)據(jù)寄存(Capture-DR),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,移位數(shù)據(jù)寄存(Shift-DR),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,更新數(shù)據(jù)寄存(Update-DR),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,捕獲指令寄存(Capture-IR),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,移位指令寄存（Shift-IR）,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（2）TAP控制器,更新指令寄存(Update-IR),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（3）指令寄存器,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（4）測(cè)試數(shù)據(jù)寄存器,測(cè)試數(shù)組寄存器組,旁路寄存器Bypass Register（必備）,邊界掃描寄存器（Boundary Scan Register）（必備）,器件標(biāo)志寄存器(Device ID)（非必備）,專門設(shè)計(jì)的測(cè)試數(shù)據(jù)寄存器（非必備）,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（4）測(cè)試數(shù)據(jù)寄存器,旁路寄存器,作用,-將當(dāng)前沒有測(cè)試的IC的掃描鏈段短路起來，為在TDI和TDO間的測(cè)試數(shù)據(jù)的移動(dòng)提供了最短長(zhǎng)度的串行通路,結(jié)構(gòu),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（4）測(cè)試數(shù)據(jù)寄存器,邊界掃描寄存器,作用,完成測(cè)試數(shù)據(jù)的輸入、輸出鎖存和移位等測(cè)試必需的操作。由一系列邊界掃描單元組成,結(jié)構(gòu),2 邊界掃描測(cè)試標(biāo)準(zhǔn),（4）測(cè)試數(shù)據(jù)寄存器,器件標(biāo)志寄存器,專門設(shè)計(jì)的數(shù)據(jù)寄存器,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（5）指令,用于選擇將要執(zhí)行的測(cè)試類型，或者選擇被存取的測(cè)試數(shù)據(jù)寄存器，或者同時(shí)在上述兩者中作出選擇,旁路指令-用于在TDI至TDO的通路中選擇旁路寄存器。二進(jìn)制代碼必須是1111或稱作“全1串”,2 邊界掃描測(cè)試標(biāo)準(zhǔn),（5）指令,取樣/預(yù)裝載指令（SAMPLE/PRELOAD）,通過取樣，可以對(duì)從系統(tǒng)引腳向片上系統(tǒng)邏輯或從片上系統(tǒng)邏輯流向系統(tǒng)引腳的數(shù)據(jù)進(jìn)行快速抽查,取樣階段的數(shù)據(jù)流動(dòng),2 邊界掃描測(cè)試標(biāo)準(zhǔn),取樣/預(yù)裝載指令（SAMPLE/PRELOAD）,預(yù)裝載指令使在進(jìn)行另外一種邊界掃描測(cè)試操作之前，讓初始數(shù)據(jù)樣式置于邊界掃描寄存器單元的并行輸出端,預(yù)裝載階段的數(shù)據(jù)流動(dòng),2 邊界掃描測(cè)試標(biāo)準(zhǔn),外測(cè)試指令EXTEST,測(cè)試元件封裝外的電路，典型用法是用于測(cè)試板級(jí)互聯(lián)，指令的二進(jìn)制代碼必須是0000,數(shù)據(jù)流動(dòng),2 邊界掃描測(cè)試標(biāo)準(zhǔn),內(nèi)測(cè)試指令I(lǐng)NTEST,用于測(cè)試核心邏輯電路,數(shù)據(jù)流動(dòng),2 邊界掃描測(cè)試標(biāo)準(zhǔn),(5)指令,運(yùn)行自測(cè)試指令,取器件標(biāo)志指令I(lǐng)DCODE,用戶代碼指令USERCODE,組件指令CLAMP,輸出高阻指令HIGHZ,（6）邊界掃描描述語言（BSDL）,BSDL原是超高速集成電路（VHSC）硬件描述語言（VHDL）中的一個(gè)子集 ，用它描述的器件可測(cè)性與IEEE1149.1標(biāo)準(zhǔn)兼容,11.4數(shù)據(jù)域測(cè)試的應(yīng)用,11.4.1 誤碼率測(cè)試 在數(shù)字通信系統(tǒng)中，誤碼率是一個(gè)非常重要的指標(biāo)。 1誤碼率概念 誤碼率定義: 二進(jìn)制比特流經(jīng)過系統(tǒng)傳輸后發(fā)生差錯(cuò)的概率。 測(cè)量方法： 從系統(tǒng)的輸入端輸入某種形式的比特流，用輸出，與輸入碼流比較，檢測(cè)出發(fā)生差錯(cuò)的位數(shù)，差錯(cuò)位數(shù)和傳輸?shù)目偽粩?shù)之比為誤碼率。,2誤碼測(cè)試原理,誤碼儀由發(fā)送和接收兩部分組成，發(fā)送部分的測(cè)試圖形發(fā)生器產(chǎn)生一個(gè)已知的測(cè)試數(shù)字序列，編碼后送入被測(cè)系統(tǒng)的輸入端，經(jīng)過被測(cè)系統(tǒng)傳輸后輸出，進(jìn)入接收部分解碼；接收部分的測(cè)試圖形發(fā)生器產(chǎn)生相同的并且同步的數(shù)字序列，與接收到的信號(hào)進(jìn)行比較，如果不一致，便是誤碼；用計(jì)數(shù)器對(duì)誤碼進(jìn)行計(jì)數(shù)，然后記錄存儲(chǔ)，分析后顯示測(cè)試結(jié)果。,（1）測(cè)試圖形,一般測(cè)試圖形選用偽隨機(jī)二進(jìn)制序列來模擬數(shù)據(jù)的傳輸，或用特殊的字符圖形來檢查圖形的相關(guān)性和臨界效果時(shí)間效應(yīng)。 根據(jù)特征多項(xiàng)式，使用異或門和移位寄存器即可產(chǎn)生偽隨機(jī)序列信號(hào) 例 511碼，特征多項(xiàng)式為,（2）誤碼檢測(cè),基本的誤碼檢測(cè)電路是異或門，當(dāng)兩個(gè)數(shù)據(jù)圖形完全相同且同步時(shí)，異或門輸出為0；當(dāng)接收的數(shù)據(jù)流中某位出現(xiàn)錯(cuò)誤時(shí)，異或門輸出為1。,錯(cuò)誤位,誤碼分析和數(shù)據(jù)記錄,誤碼儀除檢測(cè)出誤碼，并計(jì)算出誤碼率外，還應(yīng)對(duì)測(cè)量數(shù)據(jù)進(jìn)行分析，如根據(jù)不同誤碼率占總測(cè)量時(shí)間的百分比，確定被測(cè)系統(tǒng)的工作狀況。 為了進(jìn)行測(cè)試結(jié)果的分析，誤碼檢測(cè)儀必須記錄大量的測(cè)量數(shù)據(jù)和誤碼事件，誤碼性能的測(cè)量可能需要運(yùn)行幾個(gè)小時(shí)或者幾天，以積累有意義的統(tǒng)計(jì)結(jié)果。測(cè)試儀在絕大數(shù)時(shí)間是無人看管而自動(dòng)工作的。所以數(shù)據(jù)記錄常采用非易失性存儲(chǔ)器存儲(chǔ)。,11.4.2 嵌入式系統(tǒng)測(cè)試,嵌入式微處理器的可測(cè)性總體設(shè)計(jì) 主要包括CPU核、數(shù)據(jù)及指令緩存啟動(dòng)ROM、DMA控制器、I/O控制器、存儲(chǔ)控制器等部件。,CPU核：主要是一個(gè)4級(jí)的流水線結(jié)構(gòu)，每?jī)烧局g有站寄存器，用來存儲(chǔ)從上一站傳到下一站的數(shù)據(jù)，采用BILBO（內(nèi)部邏輯快觀察）測(cè)試。 存儲(chǔ)器：指令和數(shù)據(jù)緩存分別用4K的RAM實(shí)現(xiàn)，另外還有512Byte的啟動(dòng)ROM，都是普通的存儲(chǔ)器結(jié)構(gòu)，因此采用通用的BIST測(cè)試方法。 DMA控制器、內(nèi)部總線、I/O控制器、存儲(chǔ)控制器和CPU核中不包括在流水線內(nèi)的邏輯是普通的邏輯電路，采用部分掃描測(cè)試方法。 嵌入式微處理器符合邊界掃描測(cè)試標(biāo)準(zhǔn)IEEE1149.1，芯片的每一個(gè)I/O口都附加有一個(gè)掃描單元TAP控制器成為整個(gè)芯片的測(cè)試控制中心。,