6 原理圖的多圖紙設計(層次原理圖設計)

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1、2021/6/16 1電 子 線 路 CAD陳虹 2021/6/16 2 第 6課 ： 多 圖 紙 設 計 1-層 次 原 理 圖 設 計 層 次 原 理 圖 的 提 出 層 次 原 理 圖 設 計 的 結 構 層 次 原 理 圖 的 實 現(xiàn) 維 護 層 次 結 構 層 次 原 理 圖 之 間 的 切 換 思 考 與 小 結 2021/6/16 3 層 次 原 理 圖 的 提 出 將 整 個 系 統(tǒng) 的 電 路 繪 制 在 一 張 原 理 圖 上 。 這 種 方 法 適 用 于規(guī) 模 較 小 、 邏 輯 結 構 較 簡 單 的 系 統(tǒng) 電 路 設 計 。P1.0/T21 P1.1/T2EX2

2、P1.2/ECI3 P1.3/CEX04 P1.4/CEX15 P1.5/CEX26 P1.6/CEX37 P1.7/CEX48RST9 P3.0/RxD10 P3.1/TxD11 P3.2/INT012 P3.3/INT113 P3.4/T014 P3.5/T115 P3.6/WR16 P3.7/RD17XTAL218 XTAL119 VSS20P2.0/A8 21 P2.1/A922 P2.2/A1023 P2.3/A1124 P2.4/A1225 P2.5/A1326 P2.6/A1427 P2.7/A1528 PSEN29 ALE/PROG30EA/VPP31P0.7/AD7 32P0

3、.6/AD633P0.5/AD534P0.4/AD435P0.3/AD336P0.2/AD237 P0.1/AD138P0.0/AD039VCC40MCUP89C51RC2HBP K1 f2 g3e4d5K6 c8 DP7b9a10 DS13 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U20 CD4511BCN A01 A12 A23 OE24 OE35OE16 Y77 GND8Y69Y510Y411Y312Y213Y114Y015VDD16 U25 MC74HC138AD K1 f2 g3e4

4、d5K6 c8 DP7b9a10 DS14 Dpy Red-CC K1 f2 g3e4d5K6 c8 DP7b9a10 DS15 Dpy Red-CC K1 f2 g3e4d5K6 c8 DP7b9a10 DS16 Dpy Red-CC K1 f2 g3e4d5K6 c8 DP7b9a10 DS17 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U21 CD4511BCN A7 B1 C2 D6 LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14 VDD16 GND8 U2

5、2 CD4511BCN A7 B1 C2 D6LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U23 CD4511BCN A7 B1 C2 D6LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U24 CD4511BCN 1K R97 Res2 1K R98 Res2 1K R99 Res2 1K R100 Res2 1K R101 Res2 1K R102 Res2 1K R103 Res2 1K R104 Res2 1K R105 Res2 1K R106 Res2 1K R107 Res2

6、1K R108 Res2 1K R109 Res2 1K R110 Res2 1K R112 Res2 1K R113 Res2 1K R114 Res2 1K R115 Res2 1K R116 Res2 1K R117 Res2 1K R118 Res2 1K R119 Res2 1K R120 Res2 1K R121 Res2 1K R122 Res2 1K R123 Res2 1K R124 Res2 1K R125 Res2 1K R127 Res2 1K R128 Res2 1K R129 Res2 1K R130 Res2 1K R131 Res2 1K R132 Res2 1

7、K R133 Res2 K1 f2 g3e4d5K6 c8 DP7b9a10 DS18 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3 a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U26 CD4511BCN 1K R134 Res2 1K R135 Res2 1K R136 Res2 1K R137 Res2 1K R138 Res2 1K R139 Res2 1K R140 Res2 12 Y3 XTAL C23 Cap C24 Cap C1+1 VDD2 C1-3 C2+4 C2-5 VEE6 T2OUT7 R2IN8 R2OUT9 T2I

8、N10T1IN11 R1OUT12 R1IN13 T1OUT14 GND15 VCC16 U27 MAX232ACPE 10uF C21 Cap Pol1 S3 SW-DPST 4K7 R141 Res2 1K R142 Res2 1 2 3 4 5 6 7 8 9 11 10 J6 D Connector 9 12 3 J5 PWR2.5Q3NPN LS3 Bell 1K R143 Res2 10uF C20 Cap Pol1 10uF C22 Cap Pol1 10uF C19 Cap Pol1 10uF C25 Cap Pol1 1K R111 Res2 1K R126 Res2 AD0

9、 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD0 AD2 AD3AD1 AD0 AD2 AD3AD1 AD0 AD2 AD3AD1 AD4 AD5 AD6 AD7 AD4 AD5 AD6 AD7 AD4 AD5 AD6 AD7 GND Bell Bell VCC GND GND GND VCCVCC VCC VCCVCC VCC GND GND GNDGND GND GNDGND VCC VCCVCC VCC VCC VCC VCC GND GND VCC GND T1IN R1OUT R1OUT T1IN XTAL1 XTAL2 XTAL1 XTAL2 VCC RST RST

10、 GND VCC IN1 3 OUT2 GND U19MC7805K 10uF C16 Cap Pol1 C18 Cap C17 Cap VCCGND VCC AD12 AD13 AD14 AD15 AD12 AD13 AD14 AD15 AD0.3 AD0.7 AD4.7 AD12.15 GND 2021/6/16 4 對 于 大 規(guī) 模 的 電 路 系 統(tǒng) 來 說 ， 由 于 所 包 含 的 電 器 對 象 數(shù) 量繁 多 ， 結 構 關 系 復 雜 ， 很 難 在 一 張 原 理 圖 上 完 整 地 繪 制 出來 ， 其 錯 綜 復 雜 的 結 構 也 非 常 不 利 于 電 路 的 閱

11、讀 、 分 析 與檢 查 。 1 2 3 J5 +9V IN 1 3 OUT 2 GND U19 MC7805K 10uF C16 Cap Pol1 C18 Cap C17 Cap GND D1 LED2 330 R144 Res2 VCC Power C1+1 VDD2 C1-3 C2+4 C2-5 VEE6T2OUT7 R2IN8 R2OUT9T2IN10T1IN11 R1OUT12 R1IN13T1OUT14 GND15VCC16 U27 MAX232ACPE 1 2 3 4 56 7 8 911 10 J6 D Connector 9 Q3 NPN LS3 Bell 1K R143 R

12、es2 10uF C20 Cap Pol1 10uF C22 Cap Pol1 10uF C19 Cap Pol1 10uF C25 Cap Pol1 VCC GND GND GND VCC GND GND R1OUTT1IN Bell Communication P1.0/T2 1 P1.1/T2EX 2 P1.2/ECI 3 P1.3/CEX0 4 P1.4/CEX1 5 P1.5/CEX2 6 P1.6/CEX3 7 P1.7/CEX4 8 RST 9 P3.0/RxD 10 P3.1/TxD 11 P3.2/INT0 12 P3.3/INT1 13 P3.4/T0 14 P3.5/T1

13、 15 P3.6/WR 16 P3.7/RD 17 XTAL2 18 XTAL1 19 VSS 20 P2.0/A8 21 P2.1/A9 22 P2.2/A10 23 P2.3/A11 24 P2.4/A12 25 P2.5/A13 26 P2.6/A14 27 P2.7/A15 28 PSEN 29 ALE/PROG 30 EA/VPP 31 P0.7/AD7 32 P0.6/AD6 33 P0.5/AD5 34 P0.4/AD4 35 P0.3/AD3 36 P0.2/AD2 37 P0.1/AD1 38 P0.0/AD0 39 VCC 40 MCU P89C51RC2HBP A0 1

14、A1 2 A2 3 OE2 4 OE3 5 OE1 6 Y7 7 GND 8 Y6 9 Y5 10 Y4 11 Y3 12 Y2 13 Y1 14 Y0 15 VDD 16 U25 MC74HC138AD AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 GND GND VCC VCC VCC AD12 AD13 AD14 AD15 AD12 AD13 AD14 AD15 AD12.15 AD0.712 Y3XTAL C23CapC24Cap 10uF C21 Cap Pol1 S3 SW-DPST 4K7 R141 Res2 1K R142 Res2 GND VCC GND W

15、R WR AD0.7 Bell R1OUT T1IN Y5 Y6 Y7 MCU K1 f2 g3e4d5K6 c8 DP7b9a10 DS13 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U20 CD4511BCN K1 f2 g3e4d5K6 c8 DP7b9a10 DS14 Dpy Red-CC K1 f2 g3e4d5K6 c8 DP7b9a10 DS15 Dpy Red-CC K1 f2 g3e4d5K6 c8 DP7b9a10 DS16 Dpy Red-CC K1 f2 g3e4d5K6

16、c8 DP7b9a10 DS17 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U21 CD4511BCN A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U22 CD4511BCN A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U23 CD4511BCN A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16

17、 GND8 U24 CD4511BCN 1K R97 Res2 1K R98 Res2 1K R99 Res2 1K R100 Res2 1K R101 Res2 1K R102 Res2 1K R103 Res2 1K R105 Res2 1K R104 Res2 1K R106 Res2 1K R107 Res2 1K R108 Res2 1K R109 Res2 1K R110 Res2 1K R112 Res2 1K R113 Res2 1K R114 Res2 1K R115 Res2 1K R116 Res2 1K R117 Res2 1K R118 Res2 1K R119 Re

18、s2 1K R120 Res2 1K R121 Res2 1K R122 Res2 1K R123 Res2 1K R124 Res2 1K R125 Res2 1K R127 Res2 1K R128 Res2 1K R129 Res2 1K R130 Res2 1K R131 Res2 1K R132 Res2 1K R133 Res2 K1 f2 g3e4d5K6 c8 DP7b9a10 DS18 Dpy Red-CC A7 B1 C2 D6LE5 BI4 LT3a13 b12 c11 d10 e9 f15 g14VDD16 GND8 U26 CD4511BCN 1K R134 Res2

19、 1K R135 Res2 1K R136 Res2 1K R137 Res2 1K R138 Res2 1K R139 Res2 1K R140 Res2 1K R111 Res2 1K R126 Res2 AD0 AD2 AD3AD1 AD0 AD2 AD3AD1 AD0 AD2 AD3AD1AD4 AD5 AD6 AD7 AD4 AD5 AD6 AD7 AD4 AD5 AD6 AD7 VCC VCC VCCVCC VCC VCC GND GNDGND GND GND GNDGND VCCVCC VCC VCC VCC VCC AD0.7 AD0.7 Y5 Y6 Y7 DSP 2021/6

20、/16 5Z80 Processor 2021/6/16 6Memory 2021/6/16 7CPU Clock 2021/6/16 8Serial Interface 2021/6/16 9Serial Baud Clock 2021/6/16 10Power Supply 2021/6/16 11CPU Section 2021/6/16 12Programmable Peripheral Interface 2021/6/16 13 層 次 原 理 圖 設 計 的 結 構 電路圖(一) 輸出端口(Port) 層次式電路圖 信號連接 信號連接 信號連接 電路圖(三) 電路圖(五) 電路圖

21、(四) 電路方塊圖 B 電路圖(二) 電路方塊圖 A 電路方塊圖 D 電路方塊圖 C 信號連接 輸出端口(Port) 電路方塊圖進出點(Sheet Entry ) 母圖(root) 2021/6/16 14用 戶 可 以 將 整 個 產 品 系 統(tǒng) 劃 分 為 若 干 個 子 系 統(tǒng) ， 每 一 個 子 系 統(tǒng)可 以 劃 分 為 若 干 個 功 能 模 塊 ， 而 每 一 個 功 能 模 塊 還 可 以 再 細 分為 若 干 個 基 本 的 小 模 塊 ， 這 樣 依 次 細 分 下 去 ， 把 整 個 系 統(tǒng) 劃 分成 了 多 個 層 次 ， 電 路 設 計 由 繁 變 簡 。 理 論 上

22、， 同 一 個 項 目 中 可以 包 含 無 限 分 層 深 度 的 無 限 張 電 路 原 理 圖 。 2021/6/16 15 層 次 原 理 圖 的 實 現(xiàn)自 上 而 下 2021/6/16 16 2021/6/16 17 自 下 而 上在 電 子 產 品 的 開 發(fā) 過 程 中 ， 采 用 不 同 的 邏 輯 模 塊 ， 進 行 不 同 的 組 合 ， 會 形 成功 能 完 全 不 同 的 電 子 產 品 系 統(tǒng) 。 用 戶 完 全 可 以 根 據 自 己 的 設 計 目 標 ， 先 選 取或 者 先 設 計 若 干 個 不 同 功 能 的 邏 輯 模 塊 ， 之 后 通 過 靈 活

23、組 合 ， 來 最 終 形 成 符合 設 計 需 求 的 完 整 電 子 系 統(tǒng) 。 這 樣 一 個 過 程 ， 可 以 借 助 于 自 下 而 上 的 層 次 設計 方 式 來 完 成 。 2021/6/16 18 維 護 層 次 結 構端 口 和 圖 紙 入 口 的 同 步 當 子 圖 紙 中 所 有 的 對 應 端 口 均 與 圖 紙 入 口 匹 配 （ 不 管名 字 還 是 IO類 型 ） 時 ， 圖 表 符 就 跟 子 圖 紙 “ 同 步 ” 。 使 用Synchronize Sheet Entries and Ports對 話 框 可 以 維 持圖 表 符 與 子 圖 紙 的 匹

24、配 。 2021/6/16 19 重 命 名 一 個 圖 表 符 的 子 圖 紙 在 設 計 過 程 中 ， 可 能 需 要 對 原 理 圖 子 圖 的 名 稱 進 行 更 改 。 例 如 ，改 變 了 原 理 圖 中 的 一 部 分 電 路 ， 就 需 要 重 新 定 義 子 圖 的 名 稱 ， 以 通 過名 稱 更 方 便 地 表 示 該 部 分 原 理 圖 在 整 個 設 計 過 程 中 的 作 用 。子 圖 新 名 稱重 命 名 子 圖 并 更 新 項 目 中 子 圖 符 號重 命 名 子 圖 并 更 新 工 作 區(qū) 中 子 圖 符 號復 制 子 圖 并 更 新 當 前 的 子 圖 符

25、 號 2021/6/16 20 層 次 原 理 圖 之 間 的 切 換Tools-Down Hierarchy工 具 欄 2021/6/16 21 舉例 2021/6/16 22 將該圖采用層次圖設計的方法將其拆開來畫1、自頂向下設計層次圖新建一張原理圖作為頂層原理圖并保存該圖紙，本例命名頂層圖為 Top_sheet 2021/6/16 23 單擊 Place Sheet Symbol 菜單進入層次圖圖紙符號放置狀態(tài)，在頂層原理圖中分別畫出四個圖紙符號。如下圖所示 2021/6/16 24 雙擊圖紙符號，在圖紙符號屬性對話框內將各個圖紙符號進行命名，Designato 參數(shù)欄用于設置圖紙的號，

26、Filename 參數(shù)欄用于設置圖紙的名稱，這里我們將這兩項參數(shù)設成一個的，分別將各個圖紙符號命名為 main、LED1、LED2、LED3。如下圖所示 2021/6/16 25 單擊 Place Add Sheet Entry 菜單進入接口放置狀態(tài)，按 TAB 鍵進入原理圖入口屬性對話框，在 Name 欄內輸入網絡端口的名稱，這里我個放置 4 個原理圖入口符號，分別將其命名為：LED1、LED2、LED3、SWITCH 放置在 main 圖紙符號上，在其他三個圖紙上分別放置一個 LED1、LED2、LED3 以及各放一個 SWITCH 圖紙入口符號。如下圖所示： 2021/6/16 26 用

27、導線連接工具將相同的網絡端口連接好。如下圖所示： 2021/6/16 27 單擊 Designe Create Sheet From Sheet Symbol 菜單，光標變成一個十字形，然后單擊一個原理圖符號將自動新建一張其同名的原理圖，執(zhí)行相同的操作分別新建出四張原理圖。新建的原理圖上會自動添加上圖紙符號中放置的網絡端口，該端口不能刪除，但是可以隨意移動。如下圖所示： 2021/6/16 28 2021/6/16 29 根據前面我們給出的總原理圖，我們畫出各個子圖的原理圖。如下圖所示： 2021/6/16 30 2021/6/16 31 單擊 File Save All 菜單保存所有的文件，

28、然后單擊 Project Compile PCB Project xxx 菜單將編譯整個 PCB 工程項目，如果原理圖有錯誤將會自動彈出消息框，編譯成功后在工程面板中將會看到層次圖的層次關系，說明整個項目設計成功。如下圖所示： 2021/6/16 32 2、自底向上設計層次圖 相對自頂向下設計層次圖來說，可能自底向上設計層次圖更好，因為一個項目里可能會經常修改各個子圖的電路結構，這樣就難免會有一些網絡端口會刪減，因此最后再設計頂層圖就能減少出錯。 2021/6/16 33 在工程里新建一張原理圖并保存，然后單擊 Design Create Sheet Symbol From Sheet or

29、HDL 菜單將彈出 Choose Document to Place 對話框，從中選擇一張子圖名稱單擊 OK 即可生成該子圖的圖紙符號，重新執(zhí)行該操作將其余子圖的圖紙符號生成。如下圖所示： 2021/6/16 34 2021/6/16 35 將各個子圖的圖紙符號的大小稍微調整一下，然后連接好對應網絡的導線，再保存文件編譯一下工程即完成該層次圖的設計。如下圖所示： 2021/6/16 36 思 考 與 小 結1.多 圖 紙 設 計 的 具 體 實 現(xiàn) 可 采 用 哪 兩 種 方 式 ？2.如 何 在 層 次 原 理 圖 項 目 中 迅 速 地 找 到 某 一 方 塊 電 路對 應 的 子 圖 ？ 若有不當之處，請指正，謝謝！