《eda課程設(shè)計(jì) 音樂(lè)播放器樂(lè)曲演奏電路 世上只有媽媽好》由會(huì)員分享，可在線閱讀，更多相關(guān)《eda課程設(shè)計(jì) 音樂(lè)播放器樂(lè)曲演奏電路 世上只有媽媽好（16頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、
電子信息科學(xué)與技術(shù) 專業(yè)課程設(shè)計(jì)任務(wù)書
學(xué)生姓名
專業(yè)班級(jí)
學(xué)號(hào)
題 目
樂(lè)曲演奏電路
課題性質(zhì)
A
課題來(lái)源
D
指導(dǎo)教師
同組姓名
無(wú)
主要內(nèi)容
根據(jù)設(shè)計(jì)，樂(lè)曲演奏電路應(yīng)滿足以下基本要求：
（1） 用純硬件的方法設(shè)計(jì)音樂(lè)演奏電路。
（2） 采用模塊化設(shè)計(jì)的方法設(shè)計(jì)樂(lè)曲演奏電路
（3） 能反復(fù)演奏程序中的“世上只有媽媽好”樂(lè)曲片段。
（4） 當(dāng)改變時(shí)鐘頻率時(shí)樂(lè)曲播放的快慢節(jié)奏會(huì)發(fā)生變化。
（5） 數(shù)碼管能顯示當(dāng)前的簡(jiǎn)譜碼。
任務(wù)要求
①根據(jù)設(shè)計(jì)題目要求編寫相應(yīng)程序代碼
②對(duì)編寫的VHDL程序代碼進(jìn)行編譯和仿真
③
2、條件允許，完成硬件驗(yàn)證（可選）
④總結(jié)設(shè)計(jì)內(nèi)容，完成課程設(shè)計(jì)說(shuō)明書
參考文獻(xiàn)
[1] 焦素敏 EDA課程設(shè)計(jì)指導(dǎo)書 河南工業(yè)大學(xué) 2008
[2] 曹昕燕 EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) 北京清華大學(xué)出版社 2004
[3] 黃智偉 FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 電子工業(yè)出版社 2005
[4] 焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 2005
[5] 劉昌華 數(shù)字邏輯EDA設(shè)計(jì)與實(shí)踐 國(guó)防工業(yè)出版社 2005
審查意見(jiàn)
指導(dǎo)教師簽字：
教研室主任簽字： 2012年 02月 20日
說(shuō)明：本表由
3、指導(dǎo)教師填寫，由教研室主任審核后下達(dá)給選題學(xué)生，裝訂在設(shè)計(jì)（論文）首頁(yè)
EDA課程設(shè)計(jì)報(bào)告
1 設(shè)計(jì)任務(wù)及要求
用VHDL語(yǔ)言設(shè)計(jì)音樂(lè)的節(jié)拍與音符產(chǎn)生電路；用VHDL語(yǔ)言設(shè)計(jì)分頻系數(shù)、音符顯示數(shù)據(jù)產(chǎn)生電路；用VHDL語(yǔ)言設(shè)計(jì)可控分頻器電路；理解簡(jiǎn)易音樂(lè)播放器總體設(shè)計(jì)方案。
掌握基本的VHDL語(yǔ)言，理解簡(jiǎn)易音樂(lè)播放器總體設(shè)計(jì)方案。掌握用VHDL語(yǔ)言設(shè)計(jì)音樂(lè)的節(jié)拍與音符產(chǎn)生電路，掌握用VHDL語(yǔ)言設(shè)計(jì)分頻系數(shù)、音符顯示數(shù)據(jù)產(chǎn)生電路，掌握用VHDL語(yǔ)言設(shè)計(jì)可控分頻器電路。設(shè)計(jì)結(jié)果及原理圖與原程序、電路仿真圖。能在實(shí)訓(xùn)系統(tǒng)上播放悅耳動(dòng)聽(tīng)的音樂(lè)。其基本要求及內(nèi)容如下：
一、 用純硬件的方法設(shè)計(jì)
4、音樂(lè)演奏電路。
二、 采用模塊化設(shè)計(jì)的方法設(shè)計(jì)樂(lè)曲演奏電路。
三、 能反復(fù)演奏程序中的“世上只有媽媽好”樂(lè)曲片段。
四、 當(dāng)改變時(shí)鐘頻率時(shí)樂(lè)曲播放的快慢節(jié)奏會(huì)發(fā)生變化。
五、 數(shù)碼管能顯示當(dāng)前的簡(jiǎn)譜碼。
2設(shè)計(jì)原理及總體框圖
產(chǎn)生音樂(lè)的兩個(gè)因素是音樂(lè)頻率和音樂(lè)的持續(xù)時(shí)間，以純硬件完成演奏電路比利用微處理器來(lái)實(shí)現(xiàn)樂(lè)曲演奏要復(fù)雜的多，如果不借助于功能強(qiáng)大的EDA工具和硬件描述語(yǔ)言，憑借傳統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡(jiǎn)單的演奏電路也難以實(shí)現(xiàn)。根據(jù)設(shè)計(jì)要求，樂(lè)曲硬件演奏電路系統(tǒng)主要由數(shù)控分頻器和樂(lè)曲存儲(chǔ)模塊組成。數(shù)控分頻器對(duì)FPGA的基準(zhǔn)頻率進(jìn)行分頻，得到與各個(gè)音階對(duì)應(yīng)的頻率輸出。樂(lè)曲存儲(chǔ)
5、模塊產(chǎn)生節(jié)拍控制和音階選擇信號(hào)，即在此模塊中可存放一個(gè)樂(lè)曲曲譜真值表，由一個(gè)計(jì)數(shù)器來(lái)控制此真值表的輸出，而由計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控制信號(hào)。其中，樂(lè)曲的每個(gè)音符的頻率值，即音調(diào)，頻率的高低決定了音調(diào)的高低。音樂(lè)的十二平均率規(guī)定：每?jī)蓚€(gè)八度音（如簡(jiǎn)譜中的中音1與高音1）之間的頻率相差一倍。在兩個(gè)八度音之間，又可以分為十二個(gè)半音，每?jī)蓚€(gè)半音的頻率比為21/12 ≈1.12246 。音名A（簡(jiǎn)譜中的低音6）的頻率為440Hz，音名B到C之間，E到F之間為半音，其余為全音。持續(xù)的時(shí)間為音長(zhǎng)，音符的持續(xù)時(shí)間須根據(jù)樂(lè)曲的速度及每個(gè)音符的節(jié)拍數(shù)來(lái)確定。本實(shí)驗(yàn)演奏的世上只有媽媽好片斷，最短的音符為四
6、分音符，如果全音符的持續(xù)時(shí)間設(shè)為1s，則四分音符的持續(xù)時(shí)間為0.25s。反饋預(yù)置計(jì)數(shù)器對(duì)基準(zhǔn)頻率12MHz進(jìn)行分頻，產(chǎn)生分頻后的輸出時(shí)鐘信號(hào)。再經(jīng)過(guò)2分頻器，成為方波信號(hào)，以驅(qū)動(dòng)揚(yáng)聲器發(fā)聲。 音名顯示電路顯示樂(lè)曲演奏時(shí)對(duì)應(yīng)的音符。樂(lè)譜產(chǎn)生電路用來(lái)根據(jù)高音、中音和低音的值決定分頻計(jì)數(shù)器的預(yù)置數(shù)的值。
反饋預(yù)置數(shù)
2分頻器
樂(lè)譜產(chǎn)生電路
音符顯示
12MHZ
4HZ
揚(yáng)聲器
數(shù)碼管
系統(tǒng)整體框圖
系統(tǒng)的頂層設(shè)計(jì)如下所示
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SONGER IS
PORT(CLK12MH
7、Z : IN STD_LOGIC;
CLK8HZ: IN STD_LOGIC;
CODE1 : OUT INTEGER RANGE 0 TO 15 ;
HIGH1: OUT STD_LOGIC;
SPKOUT: OUT STD_LOGIC );
END;
ARCHITECTURE ONE OF SONGER IS
COMPONENT NOTETABS
PORT(CLK:IN STD_LOGIC;
TONEINDEX: OUT INTEGER RANGE 0
8、TO 15);
END COMPONENT;
COMPONENT TONETABA
PORT(INDEX: IN INTEGER RANGE 0 TO 15 ;
CODE: OUT INTEGER RANGE 0 TO 15 ;
HIGH: OUT STD_LOGIC;
TONE: OUT INTEGER RANGE 0 TO 16#7FF#);
END COMPONENT;
COMPONENT SPEAKERA
PORT(CLK:IN
9、STD_LOGIC;
TONE:IN INTEGER RANGE 0 TO 16#7FF#;
SPKS:OUT STD_LOGIC);
END COMPONENT;
SIGNAL TONE: INTEGER RANGE 0 TO 16#7FF#;
SIGNAL TONEINDEX: INTEGER RANGE 0 TO 15;
BEGIN
U1:NOTETABS PORT MAP(CLK=>CLK8HZ,TONEINDEX=>TONEINDEX);
U2:TONETABA PORT MAP(INDEX=>TONEINDEX,TO
10、NE=>TONE,CODE=>CODE1,HIGH=>HIGH1);
U3:SPEAKERA PORT MAP(CLK=>CLK12MHZ,TONE=>TONE,SPKS=>SPKOUT);
END;
3 程序設(shè)計(jì)
樂(lè)曲演奏電路有3個(gè)模塊組成，分別為：樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表模塊tonetaba、數(shù)控分頻器模塊speakera以及音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊notebabs。以下介紹各模塊的詳細(xì)設(shè)計(jì)。
3.1樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表模塊tonetaba
模塊tonetaba 是樂(lè)曲簡(jiǎn)碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路，其中設(shè)置了“世上只有媽媽好”樂(lè)曲對(duì)應(yīng)的分頻預(yù)置數(shù)。
11、每一個(gè)音符的停留時(shí)間由音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊notetabs的clk輸入頻率決定，在此為4hz.這13個(gè)值的輸出由對(duì)應(yīng)于tonetaba的4位輸入值index[3..0]確定，而index[3..0]最多有16種可選值。輸向tonetaba中index[3..0]的值toneindex[3..0]的輸出值與持續(xù)時(shí)間由模塊notetabs決定。
樂(lè)曲簡(jiǎn)碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路模塊由VHDL程序來(lái)實(shí)現(xiàn)，程序代碼如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Tonetaba IS
PORT(index : IN IN
12、TEGER RANGE 0 TO 15;
code : OUT INTEGER RANGE 0 TO 15;
high : OUT STD_LOGIC ;
tone : OUT INTEGER RANGE 0 TO 16#7FF# );
END;
ARCHITECTURE one OF Tonetaba IS
BEGIN
SEARCH: PROCESS(index)
BEGIN
CASE index IS
WHEN 0 => tone<=2047;code<=0;high<='0';
13、
WHEN 1 => tone<=773;code<=1;high<='0';
WHEN 2 => tone<=912;code<=2;high<='0';
WHEN 3 => tone<=1036;code<=3;high<='0';
WHEN 5 => tone<=1197;code<=5;high<='0';
WHEN 6 => tone<=1290;code<=6;high<='0';
WHEN 7 => tone<=1372;code<=7;high<='0';
WHEN 8 => tone<=141
14、0;code<=1;high<='1';
WHEN 9 => tone<=1480;code<=2;high<='1';
WHEN 10=> tone<=1542;code<=3;high<='1';
WHEN 12 => tone<=1622;code<=5;high<='1';
WHEN 13 => tone<=1668;code<=6;high<='1';
WHEN 15 => tone<=1728;code<=1;high<='1';
WHEN OTHERS => NULL;
END CASE;
15、END PROCESS;
END;
3.2 數(shù)控分頻器模塊speakera
這是一個(gè)數(shù)控分頻器，有其clk端口輸入一個(gè)有較高頻率的信號(hào)，通過(guò)其分頻后有spkout輸出。由于直接從數(shù)控分頻器中出來(lái)的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)，為了有利于揚(yáng)聲器驅(qū)動(dòng)，需要另加一個(gè)D觸發(fā)器來(lái)均衡其占空比，但這時(shí)的頻率將是原來(lái)的二分之一。
數(shù)控分頻器模塊speakera由VHDL程序來(lái)實(shí)現(xiàn)，程序代碼如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY speakera IS
PORT(clk :IN STD_LOGIC;
to
16、ne:IN INTEGER RANGE 0 TO 16#7FF#;
spks: OUT STD_LOGIC);
END;
ARCHITECTURE one OF speakera IS
SIGNAL preclk:STD_LOGIC;
SIGNAL fullspks:STD_LOGIC;
BEGIN
divideclk:PROCESS(clk)
VARIABLE count4:INTEGER RANGE 0 TO 15;
BEGIN
preclk<='0';
IF count4>11 THEN preclk<='1';count4:
17、=0;
ELSIF clk'EVENT AND clk='1' THEN count4:=count4+1;
END IF;
END PROCESS;
genspks:PROCESS(preclk,tone)
VARIABLE count11: INTEGER RANGE 0 TO 16#7FF#;
BEGIN
IF preclk'EVENT AND preclk='1' THEN
IF count11=16#7FF# THEN
count11:= tone;
fullspks<=
18、'1';
ELSE
count11:=count11+1;
fullspks<='0';
END IF;
END IF;
END PROCESS;
delaysks:PROCESS(fullspks)
VARIABLE count2:STD_LOGIC;
BEGIN
IF fullspks 'EVENT AND fullspks='1' THEN
count2:= NOT count2;
IF count2='1' THEN spks<='1';
19、 ELSE spks<='0';
END IF;
END IF;
END PROCESS;
END;
3.3音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊notebabs
在notetabs中設(shè)置了一個(gè)8位二進(jìn)制計(jì)數(shù)器，這個(gè)計(jì)數(shù)器的技術(shù)頻率選為4hz,即每一計(jì)數(shù)值的停留時(shí)間為0.25s,恰為當(dāng)全音符設(shè)為1s時(shí)，四四拍的4分音符持續(xù)時(shí)間。
音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊notebabs由VHDL程序來(lái)實(shí)現(xiàn)，程序代碼如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY notetabs IS
PORT(clk :IN STD_
20、LOGIC;
toneindex: OUT INTEGER RANGE 0 TO 15);
END;
ARCHITECTURE one OF notetabs IS
SIGNAL counter:INTEGER RANGE 0 TO 127;
BEGIN
CNT8:PROCESS(clk)
BEGIN
IF counter=127 THEN counter<=0;
ELSIF(clk'EVENT AND clk='1') THEN
counter<=counter+1;
END IF;
END
21、PROCESS;
SEARCH:PROCESS(counter)
BEGIN
CASE counter IS
WHEN 00 => toneindex<=13;
WHEN 01 => toneindex<=13;
WHEN 02 => toneindex<=13;
WHEN 03 => toneindex<=13;
WHEN 04 => toneindex<=13;
WHEN 05 => toneindex<=13;
WHEN 06 => toneindex<=13;
WHEN 07 => toneindex<=12;
WHE
22、N 08 => toneindex<=12;
WHEN 09 => toneindex<=10;
WHEN 10 => toneindex<=10;
WHEN 11 => toneindex<=10;
WHEN 12 => toneindex<=10;
WHEN 13 => toneindex<=12;
WHEN 14 => toneindex<=12;
WHEN 15 => toneindex<=12;
WHEN 16 => toneindex<=12;
WHEN 17 => toneindex<=15;
WH
23、EN 18 => toneindex<=15;
WHEN 19 => toneindex<=15;
WHEN 20 => toneindex<=15;
WHEN 21 => toneindex<=13;
WHEN 22 => toneindex<=13;
WHEN 23 => toneindex<=12;
WHEN 24 => toneindex<=12;
WHEN 25 => toneindex<=13;
WHEN 26 => toneindex<=13;
WHEN 27 => toneindex<=13;
WHEN
24、 28 => toneindex<=13;
WHEN 29 => toneindex<=13;
WHEN 30 => toneindex<=13;
WHEN 31 => toneindex<=13;
WHEN 32 => toneindex<=13;
WHEN 33 => toneindex<=10;
WHEN 34 => toneindex<=10;
WHEN 35 => toneindex<=10;
WHEN 36 => toneindex<=10;
WHEN 37 => toneindex<=12;
WHEN 38 => t
25、oneindex<=12;
WHEN 39 => toneindex<=13;
WHEN 40 => toneindex<=13;
WHEN 41 => toneindex<=12;
WHEN 42 => toneindex<=12;
WHEN 43 => toneindex<=12;
WHEN 44 => toneindex<=12;
WHEN 45 => toneindex<=10;
WHEN 46 => toneindex<=10;
WHEN 47 => toneindex<=10;
WHEN 48 => tonein
26、dex<=10;
WHEN 49 => toneindex<=8;
WHEN 50 => toneindex<=8;
WHEN 51 => toneindex<=6;
WHEN 52 => toneindex<=6;
WHEN 53 => toneindex<=12;
WHEN 54 => toneindex<=12;
WHEN 55 => toneindex<=10;
WHEN 56 => toneindex<=10;
WHEN 57 => toneindex<=9;
WHEN 58 => toneindex<=9;
27、WHEN 59 => toneindex<=9;
WHEN 60 => toneindex<=9;
WHEN 61 => toneindex<=9;
WHEN 62 => toneindex<=9;
WHEN 63 => toneindex<=9;
WHEN 64 => toneindex<=9;
WHEN 65 => toneindex<=9;
WHEN 66 => toneindex<=9;
WHEN 67 => toneindex<=9;
WHEN 68 => toneindex<=9;
WHEN 69 => t
28、oneindex<=9;
WHEN 70 => toneindex<=9;
WHEN 71 => toneindex<=10;
WHEN 72 => toneindex<=10;
WHEN 73 => toneindex<=12;
WHEN 74 => toneindex<=12;
WHEN 75 => toneindex<=12;
WHEN 76 => toneindex<=12;
WHEN 77 => toneindex<=12;
WHEN 78 => toneindex<=12;
WHEN 79 => toneindex<=13;
29、
WHEN 80 => toneindex<=13;
WHEN 81 => toneindex<=10;
WHEN 82 => toneindex<=10;
WHEN 83 => toneindex<=10;
WHEN 84 => toneindex<=10;
WHEN 85 => toneindex<=9;
WHEN 86 => toneindex<=9;
WHEN 87 => toneindex<=9;
WHEN 88 => toneindex<=9;
WHEN 89 => toneindex<=8;
WHEN
30、90 => toneindex<=8;
WHEN 91 => toneindex<=8;
WHEN 92 => toneindex<=8;
WHEN 93 => toneindex<=8;
WHEN 94 => toneindex<=8;
WHEN 95 => toneindex<=8;
WHEN 96 => toneindex<=8;
WHEN 97 => toneindex<=12;
WHEN 98 => toneindex<=12;
WHEN 99 => toneindex<=12;
WHEN 100 => tonei
31、ndex<=12;
WHEN 101 => toneindex<=12;
WHEN 102 => toneindex<=12;
WHEN 103 => toneindex<=10;
WHEN 104 => toneindex<=10;
WHEN 105 => toneindex<=9;
WHEN 106 => toneindex<=9;
WHEN 107 => toneindex<=8;
WHEN 108 => toneindex<=8;
WHEN 109 => toneindex<=6;
WHEN 110 => to
32、neindex<=6;
WHEN 111 => toneindex<=8;
WHEN 112 => toneindex<=8;
WHEN 113 => toneindex<=5;
WHEN 114 => toneindex<=5;
WHEN 115 => toneindex<=5;
WHEN 116 => toneindex<=5;
WHEN 117 => toneindex<=5;
WHEN 118 => toneindex<=5;
WHEN 119 => toneindex<=5;
WHEN 120 => tone
33、index<=5;
WHEN 121 => toneindex<=5;
WHEN 122 => toneindex<=5;
WHEN 123 => toneindex<=5;
WHEN 124 => toneindex<=5;
WHEN 125 => toneindex<=0;
WHEN 126 => toneindex<=0;
WHEN 127 => toneindex<=0;
WHEN OTHERS=>NULL;
END CASE;
END PROCESS;
END;
4 編譯及仿真
4.1樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的
34、分頻預(yù)置數(shù)查表模塊tonetaba模塊仿真及分析
VHDL程序?qū)崿F(xiàn)后，對(duì)其進(jìn)行編譯仿真，其仿真圖如圖4.1所示。
圖4.1 分頻模塊仿真圖
對(duì)仿真圖進(jìn)行仿真分析：如圖所示,譯碼電路分頻預(yù)置值查表并輸出控制音調(diào)的預(yù)置數(shù)，同時(shí)由code輸出顯示對(duì)應(yīng)的簡(jiǎn)譜碼，由high輸出顯示音調(diào)高低。
4.2數(shù)控分頻器模塊speakera
VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖4.2所示。
圖4.2主控模塊時(shí)序仿真圖
對(duì)時(shí)序仿真圖進(jìn)行分析：將clk進(jìn)行11分頻，若計(jì)數(shù)已滿，在時(shí)鐘的上升沿將預(yù)置數(shù)鎖入11位計(jì)數(shù)器并使fullspks輸出高電平，否則繼續(xù)計(jì)數(shù)輸出低電平。最后再將輸出進(jìn)行二分頻，將脈沖展
35、寬以使揚(yáng)聲器有足夠功率發(fā)音。
4.3音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊notebabs
VHDL程序?qū)崿F(xiàn)后，進(jìn)行編譯仿真其仿真圖如圖4.3所示。
圖4.3左邊燈控制模塊時(shí)序仿真圖
對(duì)時(shí)序仿真圖進(jìn)行分析：先是譯碼器，查歌曲的樂(lè)普表，查表結(jié)果為音調(diào)表，把索引值輸入，看幾個(gè)時(shí)鐘節(jié)拍以及節(jié)拍的時(shí)長(zhǎng)。上圖為開(kāi)始的樂(lè)譜表。
4.4整個(gè)系統(tǒng)仿真及分析
仿真圖如下所示。
圖4.5 整個(gè)系統(tǒng)仿真圖
對(duì)時(shí)序仿真圖進(jìn)行分析：時(shí)鐘信號(hào)輸入之后，按照音調(diào)表的的音調(diào)順序及時(shí)長(zhǎng)，依次進(jìn)行每個(gè)音符的進(jìn)入及輸出，一直持續(xù)到所有的音符全部播放完畢。整個(gè)系統(tǒng)仿真結(jié)果顯示此次設(shè)計(jì)從原理來(lái)說(shuō)是成功的。
5 硬件調(diào)試與結(jié)果分
36、析
頂層文件編譯仿真好之后進(jìn)行引腳鎖定，然后通過(guò)電腦連接到試驗(yàn)箱上，下載頂層文件到FPGA里，下載完畢之后選擇模式，然后選擇按鍵播放歌曲，歌曲會(huì)一直循環(huán)播放，并且數(shù)碼管也會(huì)顯示對(duì)應(yīng)的簡(jiǎn)譜碼。硬件調(diào)試的結(jié)果證明此設(shè)計(jì)是可以硬件調(diào)試并成功運(yùn)行的。
6 參考文獻(xiàn)
[1] 焦素敏 EDA課程設(shè)計(jì)指導(dǎo)書 河南工業(yè)大學(xué) 2008
[2] 曹昕燕 EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) 北京清華大學(xué)出版社 2004
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[5] 劉昌華 數(shù)字邏輯EDA設(shè)計(jì)與實(shí)踐
37、 國(guó)防工業(yè)出版社 2005
心得體會(huì)
這次的課程設(shè)計(jì)，使我對(duì)EDA以及VHDL語(yǔ)言有了一定的了解。同時(shí)，也培養(yǎng)和鍛煉了我們的實(shí)際動(dòng)手能力，使我們的理論知識(shí)與實(shí)踐充分地結(jié)合。在編譯、調(diào)試的過(guò)程中，出現(xiàn)了各種各樣的錯(cuò)誤，通過(guò)對(duì)這些錯(cuò)誤的修改，我又學(xué)到了不少的東西，學(xué)到了解決一些問(wèn)題的方法，以及知道了產(chǎn)生這些問(wèn)題的原因。發(fā)現(xiàn)問(wèn)題，并一步步解決問(wèn)題的過(guò)程不禁讓我對(duì)EDA有了更深的了解與更加?jì)故斓膽?yīng)用，也讓我的邏輯思維能力得到很大的提高。從課程設(shè)計(jì)初始，我就一點(diǎn)點(diǎn)的查閱資料，編程過(guò)程中，亦是不停的修改程序以求能達(dá)到精簡(jiǎn)，完整和更多的改進(jìn)。同時(shí)，我也特別留意了與我的實(shí)驗(yàn)題目相仿的VHDL語(yǔ)言程序的設(shè)計(jì)，讓我在做完自己的程序的同時(shí)有了更加深刻的理解與應(yīng)用，總之，本次課程設(shè)計(jì)大大提高了我的編程能力、動(dòng)手能力、獨(dú)立思考的能力以及發(fā)現(xiàn)問(wèn)題并解決問(wèn)題的能力。當(dāng)自己親自一步步編完，仿真完，硬件驗(yàn)證完的時(shí)候，仍會(huì)有不小的激動(dòng)，長(zhǎng)達(dá)兩個(gè)星期的EDA課程設(shè)計(jì)落下帷幕，但我會(huì)印象深刻?？梢哉f(shuō)，這次綜合性的實(shí)驗(yàn)讓我受益匪淺。
eda課程設(shè)計(jì) 音樂(lè)播放器樂(lè)曲演奏電路 世上只有媽媽好
