2010電子設計競賽培訓(第二部分).ppt

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何賓Tel 13911127536email hebin 版權(quán)所有 禁止未經(jīng)授權(quán)的商業(yè)使用行為 北京中教儀裝備技術(shù)有限公司 設計輸入的實現(xiàn) 設計內(nèi)容 隨著EDA技術(shù)的發(fā)展 設計輸入多采用混合設計 其中包括 1 基于HDL語言的設計輸入 2 基于IP核的設計輸入 3 基于原理圖的設計輸入 4 基于網(wǎng)表的設計輸入方法 下面將通過具體的設計案例來說明這幾種設計輸入方法 ISE設計流程介紹 設計流程介紹 基于VHDL語言的ISE設計流程 設計內(nèi)容 該設計案例完成一個基本組合邏輯電路的設計 設計內(nèi)容包括 1 工程的建立 2 新文件的生成和代碼的添加 3 設計綜合和查看綜合結(jié)果 4 設計仿真 5 用戶約束的添加和設計實現(xiàn) 6 布局布線結(jié)果的查看 7 設計下載到FPGA芯片8 PROM文件的生成和下載到PROM中 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 1 HDL 頂層設計使用HDL語言實現(xiàn)2 Schematic 頂層設計使用原理圖實現(xiàn)3 EDIF 頂層設計使用電子設計交換格式 網(wǎng)表 實現(xiàn) 4 NGC NGD 頂層設計使用NGC NGD網(wǎng)表實現(xiàn) Next 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 在DeviceProperties界面中 選擇合適的 1 產(chǎn)品范圍 productcategory 2 芯片的系列 Family 3 具體的芯片型號 Device 4 封裝類型 Package 5 速度信息 speed 6 綜合工具 SynthesisTool 7 仿真工具 Simulator 8 設計語言 PreferredLanguage 左圖是參數(shù)的具體設置 這里可以新建一個文件 也可以在工程屬性建立完成后在工程內(nèi)新建 我們選擇Next 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 這里可以添加工程文件 也可以在工程建立后添加 我們選擇Next 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 給出了整個工程大致屬性 Finish 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 完成后在Sources窗口中顯示工程文件夾以及工程所用芯片 在該窗口中右鍵 可以新建文件 添加已經(jīng)寫好的文件 添加文件并復制該文件到工程文件夾中 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 該文件的實體名 新建文件的類型 不同的類型有著不同的功能和意義 基于VHDL語言的ISE設計流程 創(chuàng)建一個新工程 端口名 端口的類型及位數(shù) Next 基于VHDL語言的ISE設計流程 添加實體端口 給出了該文件的概要 Finish 基于VHDL語言的ISE設計流程 添加實體端口 基于VHDL語言的ISE設計流程 添加實體端口 雙擊gate文件 自動生成實體結(jié)構(gòu) 生成了結(jié)構(gòu)體框架只需加入邏輯語句即可 基于VHDL語言的ISE設計流程 自動生成文件結(jié)構(gòu)框架 基于VHDL語言的ISE設計流程 添加代碼及注釋 基于VHDL語言的ISE設計流程 基于VHDL語言的ISE設計流程 設計綜合 行為級綜合可以自動將系統(tǒng)直接從行為級描述綜合為寄存器傳輸級描述 行為級綜合的輸入為系統(tǒng)的行為級描述 輸出為寄存器傳輸級描述的數(shù)據(jù)通路 行為級綜合工具可以讓設計者從更加接近系統(tǒng)概念模型的角度來設計系統(tǒng) 同時 行為級綜合工具能讓設計者對于最終設計電路的面積 性能 功耗以及可測性進行很方便地優(yōu)化 行為級綜合所需要完成的任務從廣義上來說可以分為分配 調(diào)度以及綁定 基于VHDL語言的ISE設計流程 設計綜合 Xilinx綜合工具在對設計的綜合過程中 主要執(zhí)行以下三個步驟 1 語法檢查過程 檢查設計文件語法是否有錯誤 2 編譯過程 翻譯和優(yōu)化HDL代碼 將其轉(zhuǎn)換為綜合工具可以識別的元件序列 3 映射過程 將這些可識別的元件序列轉(zhuǎn)換為可識別的目標技術(shù)的基本元件 基于VHDL語言的ISE設計流程 設計綜合 在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務 1 查看綜合報告 viewSynthesisReport 2 查看RTL原理圖 ViewRTLschematic 3 查看技術(shù)原理圖 ViewTechnologySchematic 4 檢查語法 CheckSyntax 5 產(chǎn)生綜合后仿真模型 GeneratePost SynthesisSimulationModel 基于VHDL語言的ISE設計流程 設計綜合 查看綜合報告 鼠標雙擊 查看報告 給出了資源的使用情況 TABLEOFCONTENTS1 SynthesisOptionsSummary2 HDLCompilation3 DesignHierarchyAnalysis4 HDLAnalysis5 HDLSynthesis6 AdvancedHDLSynthesis7 LowLevelSynthesis8 PartitionReport9 FinalReport9 1 Deviceutilizationsummary9 2 PartitionResourceSummary9 3 TIMINGREPORT 基于VHDL語言的ISE設計流程 設計綜合 查看RTL原理圖符號 雙擊打開RTL編輯器 雙擊該區(qū)域 基于VHDL語言的ISE設計流程 設計綜合 查看RTL原理圖符號 LUT 看完后關(guān)閉原理圖編輯界面 基于VHDL語言的ISE設計流程 設計綜合 查看技術(shù)原理圖符號 雙擊打開RTL編輯器 雙擊該區(qū)域 基于VHDL語言的ISE設計流程 設計綜合 查看技術(shù)原理圖符號 LUT的表示 雙擊打開一個LUT 基于VHDL語言的ISE設計流程 設計綜合 查看技術(shù)原理圖符號 內(nèi)部邏輯的符號描述 基于VHDL語言的ISE設計流程 設計綜合 查看技術(shù)原理圖符號 內(nèi)部邏輯的真值表描述 基于VHDL語言的ISE設計流程 設計綜合 查看技術(shù)原理圖符號 內(nèi)部邏輯的卡諾圖描述 基于VHDL語言的ISE設計流程 仿真設計 測試平臺以行為級描述為主 不使用寄存器傳輸級的描述形式 測試向量的生成可以使用兩種方法 1 波形文件 2 HDL語言描述 基于VHDL語言的ISE設計流程 添加波形仿真文件 選擇所要仿真的VHDL文件 Next 基于VHDL語言的ISE設計流程 添加波形仿真文件 給出該波形文件的相關(guān)屬性 Finish 基于VHDL語言的ISE設計流程 添加波形仿真文件 仿真波形的設置界面 這里顯示的主要是時鐘方面的設置 基于VHDL語言的ISE設計流程 添加波形仿真文件 增對該工程設置方式如圖 波形文件長度的設置 Finish 基于VHDL語言的ISE設計流程 添加波形仿真文件 基于VHDL語言的ISE設計流程 添加波形仿真文件 切換到行為仿真 基于VHDL語言的ISE設計流程 添加波形仿真文件 基于VHDL語言的ISE設計流程 添加波形仿真文件 基于VHDL語言的ISE設計流程 添加波形仿真文件 基于VHDL語言的ISE設計流程 設計實現(xiàn) 在ISE中的實現(xiàn) Implement 過程 是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語 將設計映射到器件結(jié)構(gòu)上 進行布局布線 達到在選定器件上實現(xiàn)設計的目的 基于VHDL語言的ISE設計流程 設計實現(xiàn) 實現(xiàn)過程主要分為3個步驟 翻譯 Translate 邏輯網(wǎng)表 映射 Map 到器件單元與布局布線 Place Route 1 翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語 2 映射的主要作用是將設計映射到具體型號的器件上 3 布局布線的主要作用是調(diào)用Xilinx布局布線器 根據(jù)用戶約束和物理約束 對設計模塊進行實際的布局 并根據(jù)設計連接 對布局后的模塊進行布線 產(chǎn)生PLD配置文件 基于VHDL語言的ISE設計流程 添加管腳約束文件 UCF文件 基于VHDL語言的ISE設計流程 對管腳進行約束 選中頂層文件在Processes窗口中 雙擊 進行對應管腳的約束 保存關(guān)閉 基于VHDL語言的ISE設計流程 對管腳進行約束 基于VHDL語言的ISE設計流程 查看或修改管腳約束文件 基于VHDL語言的ISE設計流程 查看布局布線后的結(jié)果 展開ImplementDesign展開Place Route鼠標雙擊View EditRoutedDesign FPGAEditor 選項 打開布局布線器 基于VHDL語言的ISE設計流程 查看布局布線后的結(jié)果 基于VHDL語言的ISE設計流程 查看布局布線后的結(jié)果 基于VHDL語言的ISE設計流程 查看布局布線后的結(jié)果 基于VHDL語言的ISE設計流程 工程實現(xiàn)及產(chǎn)生位流文件 基于VHDL語言的ISE設計流程 下載bit文件 基于VHDL語言的ISE設計流程 下載bit文件 彈出的窗口是為芯片配置bit文件 選擇gate bit 點擊Open 基于VHDL語言的ISE設計流程 下載bit文件 采用默認設置 點擊ok 基于VHDL語言的ISE設計流程 下載bit文件 基于VHDL語言的ISE設計流程 下載bit文件 基于VHDL語言的ISE設計流程 Prom文件的生成 雙擊此處 GenerateTargetPROM ACEFile 基于VHDL語言的ISE設計流程 Prom文件的生成 出現(xiàn)下面的界面 點擊 OK 基于VHDL語言的ISE設計流程 Prom文件的生成 出現(xiàn)該界面 點擊 NEXT 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 輸入所要生成的PROM的名字 使用XILINX的PROM 點擊 Next 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 使用串行的PROM 點擊 Next 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 下拉菜單選擇xcf04s 點擊 Add 按鈕 點擊 Next 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 點擊 Finish 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 點擊 OK 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 選中生成的Gate bit流文件 點擊 打開 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 點擊 No 按鈕 基于VHDL語言的ISE設計流程 Prom文件的生成 基于VHDL語言的ISE設計流程 Prom文件的生成 點擊該選項 基于VHDL語言的ISE設計流程 Prom文件的生成 生成的 mcs文件存在設計工程目錄下 并且退出該窗口 基于VHDL語言的ISE設計流程 Prom文件的燒寫 再次啟動Impact燒寫工具 然后按照前面的步驟 找到Mcs文件 再將其燒入到PROM中 基于VHDL語言的ISE設計流程 Prom文件的燒寫 基于IP核的ISE設計流程 IP核概念介紹 IP IntelligentProperty 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱 是經(jīng)過反復驗證過的 具有特定功能的宏模塊 與芯片制造工藝無關(guān) 可以移植到不同的半導體工藝中 到了SOC階段 IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務 也是其實力體現(xiàn) 對于FPGA開發(fā)軟件 其提供的IP核越豐富 用戶的設計就越方便 其市場占用率就越高 目前 IP核已經(jīng)變成系統(tǒng)設計的基本單元 并作為獨立設計成果被交換 轉(zhuǎn)讓和銷售 基于IP核的ISE設計流程 IP核概念介紹 從IP核的提供方式上 通常將其分為軟核 硬核和固核這3類 從完成IP核所花費的成本來講 硬核代價最大 從使用靈活性來講 軟核的可復用使用性最高 基于IP核的ISE設計流程 IP核概念介紹 軟核 軟核在EDA設計領域指的是綜合之前的寄存器傳輸級 RTL 模型 具體在FPGA設計中指的是對電路的硬件語言描述 包括邏輯描述 網(wǎng)表和幫助文檔等 軟核只經(jīng)過功能仿真 需要經(jīng)過綜合以及布局布線才能使用 其優(yōu)點是靈活性高 可移植性強 允許用戶自配置 缺點是對模塊的預測性較低 在后續(xù)設計中存在發(fā)生錯誤的可能性 有一定的設計風險 軟核是IP核應用最廣泛的形式 基于IP核的ISE設計流程 IP核概念介紹 固核 固核在EDA設計領域指的是帶有平面規(guī)劃信息的網(wǎng)表 具體在FPGA設計中可以看做帶有布局規(guī)劃的軟核 通常以RTL代碼和對應具體工藝網(wǎng)表的混合形式提供 將RTL描述結(jié)合具體標準單元庫進行綜合優(yōu)化設計 形成門級網(wǎng)表 再通過布局布線工具即可使用 和軟核相比 固核的設計靈活性稍差 但在可靠性上有較大提高 目前 固核也是IP核的主流形式之一 基于IP核的ISE設計流程 IP核概念介紹 硬核 硬核在EDA設計領域指經(jīng)過驗證的設計版圖 具體在FPGA設計中指布局和工藝固定 經(jīng)過前端和后端驗證的設計 設計人員不能對其修改 不能修改的原因有兩個 1 首先是系統(tǒng)設計對各個模塊的時序要求很嚴格 不允許打亂已有的物理版圖 2 其次是保護知識產(chǎn)權(quán)的要求 不允許設計人員對其有任何改動 IP硬核的不許修改特點使其復用有一定的困難 因此只能用于某些特定應用 使用范圍較窄 基于IP核的ISE設計流程 IP核概念介紹 最長見到的情況就是IP核的廠商從RTL級開始對IP進行人工的優(yōu)化 EDA的設計用戶可以通過下面的幾種途徑購買和使用IP模塊 1 IP模塊的RTL代碼 2 未布局布線的網(wǎng)表級IP核 3 布局布線后的網(wǎng)表級IP核 基于IP核的ISE設計流程 設計內(nèi)容 該設計案例完成一個基于IP核乘法器的設計 設計內(nèi)容包括 1 工程的建立 2 IP核的配置和生成3 頂層文件的建立和例化代碼的添加 4 設計綜合和查看綜合結(jié)果 5 設計仿真 基于IP核的ISE設計流程 創(chuàng)建工程 打開ISE軟件 主界面下選擇File NewProject 1 基于IP核的ISE設計流程 創(chuàng)建工程 按下面的參數(shù)配置 點擊 Next 按鈕 2 基于IP核的ISE設計流程 創(chuàng)建工程 點擊 Next 按鈕 3 基于IP核的ISE設計流程 創(chuàng)建工程 點擊 Next 按鈕 4 基于IP核的ISE設計流程 創(chuàng)建工程 點擊 Finish 按鈕 5 基于IP核的ISE設計流程 添加乘法器IP核 主菜單下選擇Project NewSource 1 2 在該界面下輸入文件名 點擊 Next 按鈕 基于IP核的ISE設計流程 添加乘法器IP核 展開MathFunctions 然后展開Multipliers 選擇Multiplierv10 0 然后點擊 Next 按鈕 3 基于IP核的ISE設計流程 添加乘法器IP核 點擊 Finish 按鈕 4 基于IP核的ISE設計流程 添加乘法器IP核 按右圖進行參數(shù)設置 點擊 Next 按鈕 5 參數(shù)設置為無符號的8位 點擊可查看IP核數(shù)據(jù)手冊 基于IP核的ISE設計流程 添加乘法器IP核 MultiplierConstruction 選擇UseMults 點擊 Next 按鈕 6 基于IP核的ISE設計流程 添加乘法器IP核 點擊 Finish 按鈕 7 基于IP核的ISE設計流程 添加乘法器IP核 乘法器被添加到設計中 8 基于IP核的ISE設計流程 新建頂層設計文件 主界面下選擇Project NewSource 1 2 輸入文件名 點擊 Next 按鈕 基于IP核的ISE設計流程 新建頂層設計文件 點擊 Next 按鈕 3 基于IP核的ISE設計流程 新建頂層設計文件 點擊 Finish 按鈕 4 基于IP核的ISE設計流程 IP核例化的添加 主界面下 選擇Edit LanguageTemplates 1 基于IP核的ISE設計流程 IP核例化的添加 選擇 并展開COREGenerator 選擇并展開VHDLComponentInstantiation 點擊 multiplier 2 元件聲明語句 元件例化語句 基于IP核的ISE設計流程 IP核例化的添加 將元件聲明和例化語句 添加到頂層設計文件中 3 基于IP核的ISE設計流程 頂層文件端口的添加和綜合 3 添加端口 完成后保存文件 并對設計進行綜合 基于IP核的ISE設計流程 設計仿真 主界面下選擇Project NewSource 1 基于IP核的ISE設計流程 設計仿真 將波形測試文件和頂層的設計文件top相關(guān)聯(lián) 點擊 Next 按鈕 2 基于IP核的ISE設計流程 設計仿真 點擊 Finish 按鈕 3 基于IP核的ISE設計流程 設計仿真 點擊Finish按鈕 4 基于IP核的ISE設計流程 設計仿真 仿照圖設置測試波形向量 并保存波形 關(guān)閉波形 5 基于IP核的ISE設計流程 設計仿真 Sourcefor窗口選擇BehavioralSimulation 并選擇測試波形文件test 6 基于IP核的ISE設計流程 設計仿真 在處理子窗口中選擇 XilinxISESimulator 并展開該選項 用鼠標雙擊 SimulateBehavioralModel 開始運行仿真程序 7 基于IP核的ISE設計流程 設計仿真 下面為仿真的結(jié)果 如果需要繼續(xù)流程 將Sourcefor切換到Implement 然后進行引腳約束 實現(xiàn)和設計下載和調(diào)試的過程 8 基于原理圖的ISE設計流程 設計內(nèi)容 該設計案例完成一個基于IP核乘法器的設計 設計內(nèi)容包括 1 工程的建立 2 原理圖文件的生成3 設計綜合和查看綜合結(jié)果 4 設計仿真 基于原理圖的ISE設計流程 新建工程 打開ISE軟件 主界面下選擇File NewProject 1 基于原理圖的ISE設計流程 新建工程 按下面的參數(shù)配置 點擊 Next 按鈕 2 基于原理圖的ISE設計流程 新建工程 點擊 Next 按鈕 3 基于原理圖的ISE設計流程 新建工程 點擊 Next 按鈕 4 基于原理圖的ISE設計流程 新建工程 點擊 Finish 按鈕 5 基于原理圖的ISE設計流程 新建原理圖文件 主界面下選擇Project NewSource 1 基于原理圖的ISE設計流程 新建原理圖文件 點擊 Finish 按鈕 2 基于原理圖的ISE設計流程 新建原理圖文件 Source下的Categories 選擇Flip Flop 在Symbols下選擇fd 鼠標將符號拖到原理圖編輯界面 3 基于原理圖的ISE設計流程 新建原理圖文件 用D觸發(fā)器構(gòu)成一個4位的移位寄存器 并添加連線 4 基于原理圖的ISE設計流程 新建原理圖文件 完成連線的添加 5 基于原理圖的ISE設計流程 新建原理圖文件 添加I O端口 6 基于原理圖的ISE設計流程 新建原理圖文件 基于原理圖的ISE設計流程 新建原理圖文件 檢查原理圖 無錯誤時 保存原理圖文件 并退出原理圖編輯界面 7 基于原理圖的ISE設計流程 新建原理圖文件 對設計進行綜合 8 基于原理圖的ISE設計流程 設計仿真 主界面下選擇Project NewSource 1 基于原理圖的ISE設計流程 設計仿真 將波形測試文件和頂層的設計文件shifter相關(guān)聯(lián) 點擊 Next 按鈕 2 基于原理圖的ISE設計流程 設計仿真 點擊 Finish 按鈕 3 基于原理圖的ISE設計流程 設計仿真 點擊 Finish 按鈕 4 改為2000ns 基于原理圖的ISE設計流程 設計仿真 仿照圖設置測試波形向量 并保存波形 關(guān)閉波形 5 基于原理圖的ISE設計流程 設計仿真 Sourcefor窗口選擇BehavioralSimulation 并選擇測試波形文件test 在處理子窗口中選擇 XilinxISESimulator 并展開該選項 用鼠標雙擊 SimulateBehavioralModel 開始運行仿真程序 6 基于原理圖的ISE設計流程 設計仿真 下面為仿真的結(jié)果 如果需要繼續(xù)流程 將Sourcefor切換到Implement 然后進行引腳約束 實現(xiàn)和設計下載和調(diào)試的過程 6 參考文獻 Spartan 3E開發(fā)板資料 Xilinx大學計劃提供 何賓 清華大學出版社 2009 06何賓 清華大學出版社 2009 064 何賓 清華大學出版社 2010 06