基于FPGA的調制信號發(fā)生器設計研究

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I基于 FPGA 的調制信號發(fā)生器設計研究摘 要直接數(shù)字頻率合成技術在通信系統(tǒng)中被廣泛采用。在研究直接數(shù)字頻率合成技術的基本原理的基礎上，利用 FPGA 的 DSP 開發(fā)工具 DSP Builder 對直接數(shù)字頻率合成器進行了建模設計，仿真結果顯示該 DDS 頻率及相位可靈活調整，具有較高的頻率分辨率，能夠實現(xiàn)頻率及相位的快速切換，并將其應用在模擬調制和數(shù)字調制系統(tǒng)中。通過仿真分析證明設計方法的正確性和實用性。本文對通信信號中的 AM 信號、FM 信號、ASK 信號、FSK 信號、PSK 信號等根據(jù) DDS 的基本原理，利用 Matlab/DSP Builder 進行建模,然后用 Altera 公司提供的 Signal Compiler 工具對其進行編譯，產(chǎn)生 Quartus II 能夠識別的VHDL 源程序，并且給出了采用 Altera 公司的 Cyclone 系統(tǒng)的 FGPA 芯片EP1C3T144C8 進行仿真，并用 ModelSim 進行功能仿真及用 Quartus II 進行時序仿真,以驗證所設計的信號滿足要求，通過仿真分析設計方法的正確性和實用性，并用 EDA 實驗設備實現(xiàn),在示波器上觀測所設計的信號。文中還簡單應用了 DSP Builder 設計中的層次化設計來完成調制集成系統(tǒng)的研究，有助于設計復雜的 DSP Builder 模型。關鍵字 現(xiàn)場可編程門陣列，直接數(shù)字頻率合成，模擬調制，數(shù)字調制，DSP BuilderIIIIABSTRACTDirect digital synthesizer technology is widely applied in communication system. Based on studying the basic theory of direct digital synthesizer technology, this passage makes model design of DDS with DSP Builder of FPGA and applies DDS to digital modulation system. This DDS’s parameters can be adjusted flexibly, simulation result shows DDS has high resolution and fast setting time. The correctness and feasibility of DDS will be proved through simulation analysis.This article to signals in the signal corresponds which is AM、 FM、ASK 、 FSK、PSK signal is according to the DDS basic principle, established the DDS basic model using Matlab/DSP Builder, then the Signal Compiler tool which provided using the Altera Corporation to it carries on the translation, has VHDL source program which Quartus II could distinguish and produce uses Altera Corporation cyclone series FPGA chip EP1C3T144C8 carries the simulation. Using ModelSim makes the simulation of function, and using Quartus II makes the simulation of order when carries on verify the signal design meet the requirement. Correctness and practicality to design method is analyzed by the simulation And test with EDA the equipment realize and observe and analyze on the oscilloscope signal design. In the article also simply applied DSP Builder design hierarchical design to complete the modulation integrative system's research. it was helpful in design complex DSP the Builder model.Keywords FPGA， DDS，Analog Modulation，Digital Modulation，DSP Builder1目 錄摘要 .IABSTRACTII1 緒論 11.1 課題背景 11.2 設計要求 22 DDS 的基本原理 .43 設計工具 73.1 FPGA 性能結構 .73.2 基于 EDA 工具的 FPGA 設計流程 .93.2.1 EDA 技術 .93.2.2 基于 EDA 的 FPGA 開發(fā)流程 103.3 基于 FPGA 的 DSP 系統(tǒng)設計流程 123.4 DSP Builder 及其設計流程 .123.4.1 DSP Builder 概述 .123.4.2 現(xiàn)代 DSP Builder 設計流程 .133.5 QuartusII 簡述 .164 模擬調制信號發(fā)生器設計 184.1 DDS 模塊設計 .184.2 幅度調制（AM）信號發(fā)生器的設計 .194.2.1 AM 的調制原理 .194.2.2 AM 設計模型 .204.2.3 Simulink 仿真 .204.2.4 使用 Modelsim 實現(xiàn)功能仿真 214.2.5 使用 QuartusII 實現(xiàn)時序仿真 224.3 頻率調制信號（FM）的設計 224.3.1 調頻信號（FM）的原理 224.3.2 FM 設計模型 .234.3.3 仿真 235 數(shù)字調制信號發(fā)生器設計 255.1 振幅鍵控（ASK）信號發(fā)生器的設計 .2525.1.1 振幅鍵控（ASK）的基本原理 255.1.2 ASK 設計模型 .265.1.3 仿真圖 265.2 頻移鍵控（FSK）信號發(fā)生器的設計 275.2.1 FSK 調制基本原理 .275.2.2 FSK 設計模型 .285.2.3 仿真結果 285.3 相移鍵控（PSK）信號發(fā)生器設計 295.3.1 PSK 調制基本原理 .295.3.2 PSK 設計模型 .305.3.3 仿真 306 調制集成設計 .336.1 DSP Builder 的子系統(tǒng) .336.1.1 模擬調制集成系統(tǒng) 336.1.2 數(shù)字調制集成系統(tǒng) 346.2 調制集成系統(tǒng) 347 結束語 .35參 考 文 獻 36致謝 3811 緒 論1.1 課題背景無線電技術進行信息傳輸在現(xiàn)代電子應用中占有及其重要的地位,無線電通信,電視,雷達,遙控遙測等,都是利用無線電技術傳輸各種不同信息的方式。在這些信息的傳遞過程中,都要用到調制技術。所謂調制是在傳送信號的一方將所要傳送的信號“附加”在高頻振蕩波上,再由發(fā)送裝置進行傳送。本設計對通信信號中的 AM 信號、FM 信號、ASK 信號、FSK 信號、PSK 信號、正交幅度調制電路等進行設計,在設計中選用 ALTERA 公司現(xiàn)場可編程門陣列CYCLONE 系列的器件。通過近 20 年的發(fā)展，通信己成為市場最活躍、份額最高的產(chǎn)業(yè)，也成為國際上市場競爭最激烈的部分。隨著調制技術在儀表和通信系統(tǒng)中的廣泛應用，一種從參考頻率源生成多種頻率的數(shù)字控制方法應運而生，這種技術就是 DDS (即直接數(shù)字合成)。DDS 技術是一種從相位概念出發(fā)直接合成所需波形的一種新的全數(shù)字頻率合成技術。目前， 各大芯片制造廠商都相繼推出采用先進 CMOS 工藝生產(chǎn)的高性能、多功能 DDS 芯片，為電路設計者提供了多種選擇。然而在某些場合，專用 DDS 芯片在控制方式、置頻速率等方面與系統(tǒng)的實際要求存在很大差距，這時可以采用高性能 FPGA 來設計符合具體需要的 DDS 電路。DDS (直接數(shù)字合成) 是近年來迅速發(fā)展起來的一種新的頻率合成方法。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉換速度，非常適合快速跳頻通信的要求。 目前不斷發(fā)展的數(shù)字信號處理(DSP，Digital Signal Processing)技術迅速地擴展到了其應用領域，如 3 G 移動通信、網(wǎng)絡會議、多媒體系統(tǒng)、雷達衛(wèi)星系統(tǒng)、醫(yī)學儀器、實時圖像識別與處理、聯(lián)合戰(zhàn)術無線電系統(tǒng)、智能基站以及民用電器等。所有這一切在功能實現(xiàn)、性能指標與成本方面都在不斷增加其要求。 在過去很長一段時間，DSP 處理器(如 TI 的 TMS320 系列)是 DSP 應用系統(tǒng)核心器件的惟一選擇。盡管 DSP 處理器具有通過軟件設計能適用于實現(xiàn)不同功能的靈活性，但面對當今迅速變化的 DSP 應用市場，特別是面對現(xiàn)代通信技術的發(fā)展，DSP 處理器早已顯得力不從心。例如其硬件結構的不可變性導致了其總線的不可改變性，而固定的數(shù)據(jù)總線寬度，已成為 DSP 處理器一個難以突破的瓶頸。DSP 處理器的這種固定的硬件結構特別不適合于當前許多要求能進行結構特性隨時變更的應用場合，即所謂面向用戶型的 DSP 系統(tǒng)，或者說是用戶可定制型，或可重配置型的 DSP 應用系統(tǒng)(Customized DSP 或 Reconfigurable 2DSP 等)，如軟件無線電、醫(yī)用設備、導航、工業(yè)控制等方面。至于在滿足速度要求方面，由于采用了順序執(zhí)行的 CPU 架構，DSP 處理器則更加不堪重負。FPGA 器件集成度高、體積小，具有通過用戶編程實現(xiàn)專門應用的功能。使用 FPGA 器件可以大大縮短系統(tǒng)的研制周期，減少資金投入，更吸引人的是，采用 FPGA 器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設計進行在線修改，因此有時人們也把FPGA 稱為可編程的 ASIC 在這些 FPGA 中，一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL 以及硬件乘法累加器等 DSP 模塊。今天大容量、高速度的 FPGA 的出現(xiàn)，克服了上述方案的諸多不足。它允許電路設計者利用基于計算機的開發(fā)平臺，經(jīng)過設計輸入、仿真、測試和校驗，知道達到預期的結果。用 FPGA 來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得 FPGA 構成的 DSP 系統(tǒng)非常易于修改、易于測試及硬件升級。在利用 FPGA 進行 DSP 系統(tǒng)的開發(fā)應用上，已有了全新的設計工具和設計流程。DSP Builder 就是 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具。它是作為 MATLAB 的一個 Simulink 工具箱(Tool Box)出現(xiàn)的。MATLAB 是功能強大的數(shù)學分析工具，廣泛應用于科學計算和工程計算，可以進行復雜的數(shù)字信號處理系統(tǒng)的建模、參數(shù)估計、性能分析。Simulink 是 MATLAB 的一個組成部分，用于圖形化建模仿真。 隨著數(shù)字技術在儀表和通信系統(tǒng)中的廣泛應用，一種從參考頻率源生成多種頻率的數(shù)字控制方法應運而生，這種技術就是DDS(即直接數(shù)字合成)。DDS技術是一種從相位概念出發(fā)直接合成所需波形的一種新的全數(shù)字頻率合成技術。目前，各大芯片制造廠商都相繼推出采用先進CMOS工藝生產(chǎn)的高性能、多功能DDS芯片，為電路設計者提供了多種選擇。然而在某些場合，專用DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的實際要求存在很大差距，這時可以采用高性能FPGA來設計符合具體需要的DDS電路?，F(xiàn)場可編程門陣列(FPGA)設計無線電和調制解調器與 DSP 芯片比較，雖然FPGA 可輕而易舉地實現(xiàn)如卷積編碼器等復雜邏輯功能，但在實現(xiàn)大量復雜計算方面卻有很大的缺陷。FPGA 在通信領域的應用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應用也極大的推動了 SOC 的發(fā)展，隨著 DSP 和 FPGA 技術的不斷發(fā)展，無線電技術必將成為移動通信中的主流技術，其發(fā)展遠景非?？捎^。1.2 設計要求課題根據(jù)直接數(shù)字頻率合成原理對通信信號中的 AM 信號、FM 信號、ASK信號、FSK 信號、PSK 信號、用 DSP Builder 進行建摸,并用 ModelSim 進行功3能仿真及用 Quartus II 進行時序仿真,以驗證所設計的信號滿足要求，并用EDA 實驗設備實現(xiàn),在示波器上觀測所設計的信號?；?FPGA 的調制信號發(fā)生器的設計主要采用了 FPGA 的硬件設計和 DSP Builder 系統(tǒng)級(或算法級)設計工具來實現(xiàn)。利用 DSP Builder 進行建摸, 同時又通過 Signal Compiler 可以把 Matlab/Simulink 的設計文件(.mdl)轉成相應的硬件描述語言 VHDL 設計文件(.vhd)，以及用于控制綜合與編譯的 TCL腳本，而對后者的處理可以由 FPGA/CPLD 開發(fā)工具 QuartusII 來完成。這樣我們就可以用 ModelSim 進行功能仿真及用 QuartusII 進行時序仿真,以驗證所設計的信號滿足要求。并用 EDA 實驗設備實現(xiàn),在示波器上觀測所設計的信號。452 DDS 的基本原理實現(xiàn)調幅調頻信號的核心是正弦波信號的產(chǎn)生。頻率控制、模擬幅度調制信號、模擬頻率調制信號等功能都是圍繞該信號展開的。在設計中采用 DDS 技術產(chǎn)生不同頻率的正弦波，以實現(xiàn)調幅調頻信號。DDS（Direct Digital Synthesizer）即直接數(shù)字合成器，是一種新型頻率合成技術，具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在頻率改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調制。以正弦信號發(fā)生器為例進行討論，它的輸出可以用下式來描述： 式（2.1）其中 是指該信號發(fā)生器的輸出信號波形， 指輸出信號對應的頻率。outS outf上式的表述對于時間 t 是連續(xù)的，為了用數(shù)字邏輯實現(xiàn)該表達式，必須進行離散化處理。用基準時鐘 進行抽樣，令正弦信號的相位：clkf式（2.2）在一個 周期 內，相位的變化量為：clkfclkT式（2.3）其中 指基準時鐘頻率，對于 ，可以理解成“滿”相位。為了 對進clkf 2πΔ?行數(shù)字量化，把切割成 2N 份，由此，每個 周期的相位增量可用量化值來表clkf述為：式（2.4）且 為整數(shù)，可得：B??式（2.5）信號發(fā)生器的輸出可描述為： out outsini(2π).Atf??out2πf??outoutclkclΔffT2πNB????outclk2NfB????6式（2.6）其中， 指前一個 clk 周期的相位值，同樣可以得出：1k??式（2.7）由上面的推導可以看出，只要對相位的量化值進行簡單的累加運算，就可以得到正弦信號的當前相位值，而用于累加的相位增量量化值 決定了信號B??的輸出頻率 ，并呈現(xiàn)簡單的線性關系。直接數(shù)字合成器 DDS 就是根據(jù)上述原outf理而設計的數(shù)字控制頻率合成器。DDS 是以數(shù)控的方式產(chǎn)生頻率、相位和幅度可以控制的正弦波，圖 2.1 所示是一個基本的 DDS 結構，主要由相位累加器、相位調制器、正弦 ROM 查找表和D/A 構成。圖中的相位累加器、相位調制器、正弦 ROM 查找表是 DDS 結構中的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又合稱為 NCO(Numerically Controlled Oscillators)。＋＋頻 率控 制 字相 位控 制 字同 步寄 存 器相 位 累 加 器寄 存 器相 位 調 制 器正 弦R O M查 找 表同 步寄 存 器D / A信 號輸 出圖 2.1 基本 DDS 結構DDS 系統(tǒng)的核心是相位累加器，它由一個累加器和一個 N 位相位寄存器組成。每來一個時鐘脈沖 fr，相位寄存器以步長 M 增加。相位寄存器的輸出與相位控制字相加，其結果作為正(余)弦查找表地址。當相位累加器累加滿量程，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就合成信號的一個周期，累加器的溢出頻率也就是 DDS 的合成信號頻率。在原理框圖中，正(余)弦查找表由 ROM 構成，內部存有一個完整周期正(余)弦波的數(shù)字幅度信息，每個查找表的地址對應正(余)弦波幅度信號，同時輸出到數(shù)模轉換器(DAC)輸入端，DAC輸出的模擬信號經(jīng)過低通濾波器(LPF)可以得到一個頻譜純凈的正(余)弦波。相位累加器是整個 DDS 的核心，在這里完成上文原理推導中的相位累加功能。相位累加器的輸入是相位增量 ，又由于與輸出頻率 是簡單的線性關B??outf????1 1out1 Δsin2πsin(Δ)sink kkNSAABAfB???? ?? ??????????????12πkN????7系：式（2.8）故相位累加器的輸入又可稱為頻率字輸入，事實上，當系統(tǒng)基準時鐘 是clkf時， 就等于 。頻率字輸入還經(jīng)過了一組同步寄存器，使得當頻率字改2NB??outf變時不會干擾相位累加器的正常工作。相位調制器接收相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位調制，如 PSK(相移鍵控)等。在不使用時可以去掉該部分，或者加一個固定的相位字輸入。相位字輸入也需要用同步寄存器保持同步。需要注意的是，相位字輸入的數(shù)據(jù)寬度 M 與頻率字輸入 N 往往是不相等的，一般MN。正弦 ROM 查找表完成 的查表轉換，也可以理解成相位到幅度的轉換，sin()fB?它的輸入是相位調制器的輸出，事實上就是 ROM 的地址值，輸出送往 D/A，轉化成模擬信號。由于相位調制器的輸出數(shù)據(jù)位寬 M 也是 ROM 的地址位寬，因此在實際的 DDS 結構中 N 往往很大，而 M 總為 10 位左右。 M 太大會導致 ROM 容量的成倍上升，而輸出精度受 D/A 位數(shù)的限制未有很大改善。因此，在實際應用中，對于 ROM 容量的縮小，人們提出了很多解決方法?；?DDS 結構的常用參量計算。1) DDS的輸出頻率由 DDS 工作原理推導的公式中很容易得出輸出頻率的計算：式（2.9）是頻率輸入字， 是系統(tǒng)基準時鐘的頻率值， N 是相位累加器的數(shù)據(jù)B??clkf位寬，也是頻率輸入字的數(shù)據(jù)位寬。2) DDS 的頻率分辨率或稱頻率最小步進值，即 為１時，可用頻率輸入值步進一個最小間隔B??對應的頻率輸出變化量來衡量。 式（2.10）3) DDS的頻率輸入字的計算的計算公式如下： B??式（2.11）outclk2/NBf????outclk2NBff????clkout2Nf?outclk2NfB????873 設計工具3.1 FPGA 性能結構隨著微電子技術的飛速發(fā)展，可編程邏輯器件的發(fā)展取得了長足的進步，F(xiàn)PGA(現(xiàn)場可編程門陣列)與CPLD(復雜可編程邏輯器件)都是可編程邏輯器件。CPLD(Complex Programmable Logic Device)和FPGA (Field Programmable Gate Array)已成為目前在電子系統(tǒng)設計中應用最廣泛的可編程邏輯器件。它們都具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點。與同門陣列等其它ASIC(Application Specific Integrated Circuit)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)之中。本文的設計中用到了Altera公司的FPGA芯片，因此以下將主要介紹FPGA的結構、原理及設計。FPGA 器件是由大量邏輯宏單元構成的。通過配置可以使這些邏輯宏單元形成不同的硬件結構，從而構成不同的電子系統(tǒng)，完成不同的功能。正是 FPGA 的這種硬件重構的靈活性，使得設計者能夠將硬件描述語言(如 VHDL 或 Verilog)描述的電路在 FPGA 中實現(xiàn)。這樣以來，同一塊 FPGA 能實現(xiàn)許多完全不同的電路結構和功能。如 DSL 布線器、數(shù)字調制解調器、JPEG 編碼器、數(shù)字通信系統(tǒng)以及網(wǎng)絡接口等等。簡化的FPGA的結構由4部分組成：輸入/輸出模塊、二維邏輯陣列模塊、連線資源和內嵌存儲器模塊。輸入/輸出模塊是芯片與外界的接口，完成不同電氣特性下的輸入輸出功能要求。二維邏輯陣列模塊是可編程邏輯的主體，可以根據(jù)設計靈活地改變連接與配置，以完成不同的邏輯功能，F(xiàn)PGA的二維邏輯陣列模塊是基于可編程的查找表(Look Up Table, LUT)結構的，LUT是可編程的最小邏輯構成單元，連線資源連接所有的二維陣列模塊和輸入輸出模塊線長度和工藝決定著信號在連線上驅動能力和傳輸速度。內嵌存儲器結構可以在芯片內部存儲數(shù)據(jù)?，F(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列(MPGA)和可編程邏輯器件二者演變而來的，將它們的特性結合在一起，既有門陣列的高邏輯和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA 通常由布線資料分隔的可編程邏輯單元(或宏單元)構成陣列，又由可編程 YO 單元圍繞陣列構成整個芯片。其內部資源是分段互連的，因而延時是不可預測的，只有編程完畢后才能實際測量。FPGA 建立內部可編程邏輯連接關系的編程技術有三種：81)基于反熔絲技術的器件只允許對器件編程一次， 編程后不能修改。 其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾比較強的惡劣環(huán)境。2)基于 EEPROM 存儲器技術的可編程邏輯芯片能夠重復編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失，編程方法分為在編程器上編程和用下載電纜編程。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過PC、SUN 工作站、ATE(自動測試儀)或嵌入式微處理系統(tǒng)，就能產(chǎn)生編程所用的標準 5V、3.3V 或 2.5V 的邏輯電平信號，也稱為 ISP(In System Programmable)方式編程，其調試和維護也很方便。3)基于 SRAM 技術的器件編程數(shù)據(jù)存儲于器件的 RAM 中，具有用戶設計的功能。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在 EPROM、硬盤或軟盤中；系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件中，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。FPGA作為新一代的可編程邏輯器件，由于其基本原理的特殊性，除了具有一般可編程邏輯器件的特點之外，在電子系統(tǒng)設計中還具有一些自己的特點：1）編程方式簡便靈活。對于基于SRAM LUT結構的FPGA器件由于SRAM 的掉電易失性， 其編程采用ICR方式即在線可重配置方式。對于ICR方式的實現(xiàn)有多種選擇，在調試時可使用PC機并行口實現(xiàn)，在實際應用中可使用專用配置器件或者微處理器等來實現(xiàn)ICR。2）開發(fā)工具和設計語言標準化，開發(fā)周期短。由于EDA開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所用的FPGA器件的硬件結構沒有關系，所以從而使得片上系統(tǒng)的產(chǎn)品設計效率大幅度提高，開發(fā)周期大大縮短。3）功能強大，應用廣闊。目前，F(xiàn)PGA可供選擇范圍很大，可根據(jù)不同的應用選用不同容量的芯片。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)得設計。隨著達數(shù)百萬門高密度的 FPGA 的出現(xiàn)，F(xiàn)PGA 在原有的高密度的邏輯宏單元的基礎上嵌入了許多面向 DSP 的專用硬核模塊，結合大量可配置于 FPGA 硬件結構中的參數(shù)化的 DSP IP 軟核，DSP 開發(fā)者能十分容易地將整個 DSP 應用系統(tǒng)實現(xiàn)在一片 FPGA 中，從而實現(xiàn)了所謂的可編程 SOC 系統(tǒng)，即 SOPC?，F(xiàn)代大容量、高速度的 FPGA 的出現(xiàn)，克服了上述方案的諸多不足。FPGA器件集成度高、體積小，具有通過用戶編程實現(xiàn)專門應用的功能。它允許電路設計者利用基于計算機的開發(fā)平臺，經(jīng)過設計輸入、仿真、測試和校驗，知道達到預期的結果。使用 FPGA 器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是，采用 FPGA 器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設計進行在線修改，9因此有時人們也把 FPGA 稱為可編程的 ASIC 在這些 FPGA 中，一般都內嵌有可配置的高速 RAM、PLL、LVDS、LVTTL 以及硬件乘法累加器等 DSP 模塊。用 FPGA 來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得 FPGA 構成的 DSP 系統(tǒng)非常易于修改、易于測試及硬件升級。在利用 FPGA 進行 DSP 系統(tǒng)的開發(fā)應用上，已有了全新的設計工具和設計流程。DSP Builder 就是美國 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具。它是作為 MATLAB 的一個 Simulink 工具箱(Tool Box)出現(xiàn)的。MATLAB是功能強大的數(shù)學分析工具，廣泛應用于科學計算和工程計算，可以進行復雜的數(shù)字信號處理系統(tǒng)的建模、參數(shù)估計、性能分析。Simulink 是 MATLAB的一個組成部分，用于圖形化建模仿真。 現(xiàn)場可編程門陣列(FPGA)設計無線電和調制解調器與 DSP 芯片比 較，雖然 FPGA 可輕而易舉地實現(xiàn)如卷積編碼器等復雜邏輯功能，但在實現(xiàn)大量復雜計算方面卻有很大的缺陷。FPGA 在通信領域的應用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應用也極大的推動了 SOC 的發(fā)展，隨著 DSP 和 FPGA 技術的不斷發(fā)展，無線電技術必將成為移動通信中的主流技術。FPGA 在通信領域的應用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應用也極大的推動了 SOC 的發(fā)展。FPGA 在通信領域的應用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應用也極大的推動了 SOC 的發(fā)展。FPGA 中的面向 DSP 的嵌入式模塊有可配置 RAM、DSP 乘加模塊和嵌入式處理器等，使 FPGA 能很好地適用于 DSP 功能的實現(xiàn)。乘法器的帶寬決定了整個DSP 的帶寬，而 FPGA 的 DSP 帶寬比 DSP 處理器要寬得多。此外，絕大部分的DSP 處理器應用系統(tǒng)是用外部存儲器來解決大數(shù)據(jù)量的處理的。然而 FPGA 的嵌入式高速可配置存儲器在大多數(shù)情況下都能滿足相類似的數(shù)據(jù)處理要求。FPGA中的嵌入式處理器進一步提高了 FPGA 的系統(tǒng)集成和靈活性，使之成為一個軟件與硬件聯(lián)合開發(fā)和靈活定制的結合體，可使設計者既能在嵌入式處理器中完成系統(tǒng)軟件模塊的開發(fā)和利用，也能利用 FPGA 的通用邏輯宏單元完成硬件功能模塊的開發(fā)。Altera 的 FPGA 器件還為用戶提供了嵌入式處理器軟核與硬核的選擇。現(xiàn)代的 FPGA 中含有十分靈活的、針對特定算法的加速器模塊。與傳統(tǒng)的DSP 處理器中的加速器模塊不同，F(xiàn)PGA 中實現(xiàn)的硬件加速器是可以針對不同應用的，這可以使設計者針對不同的 DSP 任務實現(xiàn)硬件功能。3.2 基于 EDA 工具的 FPGA 設計流程3.2.1 EDA技術現(xiàn)代電子技術的核心是EDA (Electronic Design Automation電子設計自動10化)技術。 EDA技術就是依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結構綜合(布局布線)以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術使得設計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。EDA技術在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術：IC版圖設計技術、ASIC測試和封裝技術、FPGA/CPLD編程下載技術、自動測試技術等。在計算機輔助工程方面融合了計算機輔助設計(CAD),計算機輔助制造(CAM)、計算機輔助測試(CAT)、計算機輔助工程(CAE)技術以及多種計算機語言的設計概念，而在現(xiàn)代電子學方面則容納了更多的內容，如電子線路設計理論、數(shù)字信號處理技術、數(shù)字系統(tǒng)建模和優(yōu)化技術及長線技術理論等等。因此EDA技術為現(xiàn)代電子理論和設計的表達與實現(xiàn)提供了可能性。當然，這里的所謂EDA主要是指數(shù)字系統(tǒng)的自動化設計，因為這一領域的軟硬件方面的技術已比較成熟，應用的普及程度也比較高。而模擬電子系統(tǒng)的EDA正在進入實用，其初期的EDA工具不一定需要硬件描述語言。此外，從應用的廣度和深度來說，由于電子信息領域的全面數(shù)字化，基于EDA的數(shù)字系統(tǒng)的設計技術具有更大的應用市場和更緊迫的需求性。EDA技術的發(fā)展歷程同天規(guī)模集成電路設計技術、計算機輔助工程、可編程邏輯器件以及電子設計技術和工藝的發(fā)展是同步的。20世紀80年代，集成電路設計進入了CMOS(互補場效應管)時代，復雜可編程邏輯器件已進入商用階段，而在80年代末，出現(xiàn)了FPGA(Field programmable Gate Array現(xiàn)場可編程門陣列)和CPLD(Complex Programmable Logic Device復雜可編程邏輯器件)，其特點是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測試和實現(xiàn)快捷，開發(fā)效率高，電子系統(tǒng)設計工程師可以在實驗室中設計出專用的IC, 實現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本。進入20世紀90年代，集成電路設計工藝步入了超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷懤m(xù)面世，促進了FDA技術的形成。更為重要的是各EDA公司致力于推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA工具軟件的研究，這些都有效地將EDA技術推向成熟。3.2.2 基于 EDA 的 FPGA 開發(fā)流程圖 3.1 基于 EDA 工具的 FPGA 開發(fā)流程框圖，對于目前流行的 EDA 工具軟件，其設計流程具有一般性，以下將依次各部分的功能。11圖3.1 基于EDA的FPGA設計流程設計輸入是設計者將所要設計的電路以開發(fā)軟件要求的某種形式表達出來，并輸入到相應軟件中的過程。設計輸入有多種表達方式，最常用的是圖形輸入中的原理圖輸入方式和HDL文本輸入方式兩種。原理圖輸入方式的特點是適合描述連接關系和接口關系，而描述邏輯功能則比較繁瑣；而用HDL文本來描述設計，其邏輯描述能力強，但描述接口和連接關系則不如圖形方式直觀。目前有些EDA輸入工具可以把圖形的直觀與HDL的優(yōu)勢結合起來。但總體上看，純粹的HDL文本輸入設計仍然是最基本、最有效和最通用的輸入方法。綜合(Synthesis)指的是將行為和功能層次表達的電子系統(tǒng)轉換為低層次的便于具體實現(xiàn)的模塊組合裝配而成的過程。整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖描述，依據(jù)給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。適配器也稱為結構綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如對FPGA器件，產(chǎn)生Bit stream位流數(shù)據(jù)文件。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA供應商提供。仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設計進行模擬，以驗證設計，排除錯誤。仿真是在EDA設計過程中的重要步驟，它包括功能仿真和時序仿真。不考慮信號時延等因素、不涉及任何具體器件的硬件特性的仿真稱12為功能仿真，又叫前仿真；時序仿真又稱后仿真，它是在選擇了具體器件并完成了布局布線后進行的包含定時關系的仿真。把適配后生成的下載或配置文件，通過編程器或編程電纜裝入FPGA中的過程稱為下載。通常將對基于SRAM工藝結構的FPGA器件的下載稱為配置(Configure)。如上一小節(jié)所述，F(xiàn)PGA器件的配置方式靈活，有多種的方式可供選擇。3.3 基于 FPGA 的 DSP 系統(tǒng)設計流程在早些時候，DSP 開發(fā)者只能直接使用 VHDL 或 Verilog HDL 語言進行FPGA 的 DSP 系統(tǒng)設計，難度比較大?，F(xiàn)在已經(jīng)出現(xiàn)了許多新的基于 FPGA 的 DSP開發(fā)工具。如 DSP Builder、SOPC Builder、System Generator 等，以及完整的軟件開發(fā)平臺。從而使得設計者能遵循一條類似于軟件設計流程的開發(fā)方法進行 FPGA 的 DSP 設計，設計效率大為提高。圖 3.2 所示的流程則表明基于 FPGA 的 DSP 開發(fā)流程中，頂層的開發(fā)工具就是 MATLAB /Simulink，整個開發(fā)流程幾乎完全可以在同一環(huán)境中完成。真正實現(xiàn)了自頂向下的設計流程，包括 DSP 系統(tǒng)的建模、系統(tǒng)級仿真、設計模型向VHDL 硬件描述語言代碼的轉換、RTL 級功能仿真測試、編譯適配和布局布線、時序實時仿真，直至對 DSP 目標器件的編程配置。整個設計流程一氣呵成地將系統(tǒng)描述和硬件實現(xiàn)有機地融為一體，充分顯示了現(xiàn)代電子設計自動化開發(fā)的特點與優(yōu)勢。圖 3.2 基于 FPGA 的系統(tǒng)級開發(fā)流程MATLB/Simulink建 模 /仿 真VHD轉 換 邏 輯 綜 合 功 能 仿 真 /編 譯 適 配 /時 序 實 時 仿 真 /硬 件 配 置DSP系 統(tǒng) 建 模DSP Buildet綜 合 、 適 配布 線 、 布 局（ QuartsⅡ )基 于 IP核 的DS庫FPGADS系 統(tǒng) 實 現(xiàn)133.4 DSP Builder 及其設計流程3.4.1 DSP Builder 概述DSP Builder 是一個系統(tǒng)級(或算法級)設計工具，它架構在多個軟件工具之上，并把系統(tǒng)級和 RTL 級兩個設計領域的設計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。DSP Builder 依賴于 Math Works 公司的數(shù)學分析工具MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進行圖形化設計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設計文件(.mdl)轉成相應的硬件描述語言 VHDL 設計文件(.vhd)，以及用于控制綜合與編譯的 TCL 腳本。而對后者的處理可以由 FPGA/CPLD 開發(fā)工具 QuartusII來完成。由于在 FPGA 上設計一個 DSP 模塊的復雜性，設計的性能(包括面積、速度、可靠性、設計周期)對于不同的應用目標將有不同的要求，涉及的軟件工具也不僅僅是 Simulink 和 Quartus II。DSP Builder 針對不同情況提供了兩套設計流程，即自動流程和手動流程。DSP Builder 設計流程的第一步是在 MATLAB/Simulink 中進行設計輸入，即在 MATLAB 的 Simulink 環(huán)境中建立一個.mdl 模型文件，用圖形方式調用Altera DSP Builder 和其它 Simulink 庫中的圖形模塊(Block)，構成系統(tǒng)級或算法級設計框圖(或稱 Simulink 設計模型)。第二步是利用 Simulink 強大的圖形化仿真、分析功能，分析此設計模型的正確性，完成模型仿真。在這兩步中，與一般的 MATLAB Simulink 建模過程幾乎沒有什么區(qū)別，所不同的是設計模型庫采用 Altera DSP Builder 的 Simulink 庫，也不涉及到其它 EDA 軟件，沒有自動流程和手動流程的區(qū)別。第三步是 DSP Builder 設計實現(xiàn)的關鍵一步，通過 Signal Compiler 把Simulink 的模型文件(后綴為.mdl)轉化成通用的硬件描述語言 VHDL 文件(后綴為.vhd)。由于 EDA 工具軟件(諸如 QuartusII、ModelSim)不能直接處理 MATLAB的.mdl 文件，這就需要一個轉換過程。轉換獲得的 HDL 文件是基于 RTL 級(寄存器傳輸級)的 VHDL 描述。3.4.2 現(xiàn)代 DSP Builder 設計流程設計流程從利用 MATLAB 建立 DSP 電路模型開始。電路模型的建立可以是圖形化的，可以方便地利用 Simulink 與 DSP Builder 中提供的豐富的功能塊和IP 核進行設計。DSP Builder 包括比特和周期精度的 Simulink 模塊，還涵蓋了諸如算術和存儲功能的基本設計模塊以及 IP 庫中的許多復雜的功能模塊。電路中的功能塊和 IP 的技術參數(shù)、數(shù)據(jù)格式、數(shù)據(jù)類型和總線寬度等都可以直接設14置。電路模型設計完成后，可以進行系統(tǒng)級的模型仿真，屬于系統(tǒng)功能仿真，與目標器件和硬件系統(tǒng)沒有關系，是基于算法的仿真。接下去是利用置于 Simulink 電路模型界面的 DSP Builder 的 Signal Compiler，將電路模型文件即 Simulink 模塊文件轉換成 RTL 級的 VHDL 代碼表述和 Tcl 腳本。這種轉換是基于 Simulink 模型的結構化分析的。RTL 級 VHDL代碼通俗的解釋就是在 FPGA 中完成硬件電路實現(xiàn)的 VHDL 程序。Tcl 腳本主要是用于對后續(xù)的 VHDL 綜合與仿真的控制與規(guī)范。 一旦獲得了轉換好的 VHDL 描述，在 Simulink 中即可調用 VHDL 綜合器了。目前可選擇的綜合器主要有 Quartus II、Synplify 和 Leonardo Spectrum。由它們生成底層網(wǎng)表文件。注意，只有在此時才能真正確定 DSP 硬件實現(xiàn)的目標器件的選擇，包括 FPGA 器件的系列和型號。因為對 RTL 級的 VHDL 綜合，必須確定底層元件的工藝特性和結構特性，但不必了解硬件時序特性，只有在適配時才需要時序信息。下一步是調用 Quartus II 中的編譯器，根據(jù)網(wǎng)表文件及設置的優(yōu)化約束條件進行布線布局和優(yōu)化設計的適配操作。最后生成編程文件和仿真文件，即生成 POF 和 SOF FPGA 配置文件，可用于對目標器件的編程配置和硬件實現(xiàn)；同時生成可分別用于 Quartus II 的門級仿真文件和 ModelSim 的 VHDL 時序仿真文件，以及配套的 VHDL 仿真激勵文件，可用于實時測試 DSP 系統(tǒng)的工作性能。上面的 Signal Compiler 生成的 VHDL，在進入 ModelSim 仿真流程獲得的結果與硬件時序沒有關系，屬于功能仿真結果；而當由 Quartus II 生成的VHDL 仿真文件，進入 ModelSim 仿真流程后獲得的仿真結果屬于時序仿真，即是對系統(tǒng)的實時測試結果。圖 3.3 是 DSP Builder 的設計流程圖：M a t l a bS i m u l i n k建立模型S i m u l i n k模型仿真m d l 轉成v h d lH D L 仿真( M o d e l S i m )綜合 ( Q u a r t u s Ⅱ ,L e o n a r d o S p e c t r u m, S y n p l i f y )綜合( Q u a r t u s Ⅱ , L e o n a r d o S p ec t r u m , S y n p l i f y )A T O M N e t l i s t 產(chǎn)生Q u a r t u s ⅡQ u a r t u s Ⅱ生成編程文件 ( . p o f , . s o f )下載至硬件自動流程15圖 3.3 DSP Builder 設計流程再接下來的幾個步驟是對以上設計產(chǎn)生的 VHDL 的 RTL 代碼和仿真文件進行綜合、編譯適配以及仿真。為了針對不同用戶的設計目的和設計要求，DSP Builder 提供了兩種不同的設計流程，主要可以分為自動流程和手動流程。如果采用 DSP Builder 的自動流程，幾乎可以忽略硬件的具體實現(xiàn)過程，可以選擇讓 DSP Builder 自動調用 Quartus II 等 EDA 設計軟件，完成綜合(Synthesis)、網(wǎng)表(ATOM Netlist)生成和 Quartus II 適配，甚至在 Matlab 中完成 FPGA 的配置下載過程。如果希望使用其它第三方的 VHDL 綜合器和仿真器(除 Synplify、Leonardo Spectrum 和 Quartus II 綜合器及 ModelSim 外) ，或是希望完成特定的適配設置，如邏輯鎖定、時序驅動編譯、ESB 特定功能應用等，可以選用手動流程設計。在手動流程中，設計者可以靈活地指定綜合、適配條件。不過，需要手動地調用 VHDL 綜合器進行綜合，調用 Quartus II 進行適配，調用 ModelSim 或者Quartus II 進行仿真，最后用 Quartus II 產(chǎn)生相應的編程文件用于 FPGA 的配置。采用手動流程時，除了行為級仿真驗證和設計輸入外，其它過程與標準的基于 VHDL 的 EDA 設計流程是完全一致的。由上一步 DSP Builder 設計流程得到VHDL 文件(由 Simulink 模型文件*.mdl 通過 Signal Compilder 轉換而成)，送入綜合器進行綜合。綜合器可以是 Synplify Pro，也可以是 Leonardo Spectrum，或者采用 Altera 自己的 Quartus II。在綜合時，可能需要對綜合器進行配置或者提供綜合的約束條件。由于這個過程操作可能比較繁瑣，所以DSP Builder 的 Signal Compiler 相應提供了一個接口，針對設計，自動產(chǎn)生一個 TCL 腳本與綜合器 Synplify 或者 Leonardo Spectrum 相接。 綜合器在綜合操作后會產(chǎn)生一個網(wǎng)表文件，以供下一個流程使用。這里產(chǎn)生的網(wǎng)表文件稱為 ATOM 網(wǎng)表文件(如圖 3.3 所示)，主要是 EDIF 網(wǎng)表文件(.edf 電子設計交換格式文件)或 VQM(.vqm Verilog Quartus Mapping File)，它們是一種參數(shù)可設置的，并含有具體器件系列硬件特征(如邏輯宏單元 LCs、I/O單元、乘積項、嵌入式系統(tǒng)塊 ESB 等)的網(wǎng)表文件。Quartus II 可以利用這些ATOM 網(wǎng)表文件針對選定的具體器件進行適配，包括布線、布局、結構優(yōu)化等操作，最后產(chǎn)生時序仿真文件和 FPGA 目標器件的編程與配置文件。在這一步，設計者可以在 Quartus II 中完成對 Pin(引腳)的鎖定，更改一些約束條件。如果用 DSP Builder 產(chǎn)生的 DSP 模型只是龐大設計中的一個子模塊，則可16以在設計中調用 DSP Builder 產(chǎn)生的 VHDL 文件，以構成完整的設計。同時，一樣可以使用 Quartus II 強大的 Logic Lock 功能和 Signal Tap 測試技術。在 DSP Builder 設計流程的最后一步，可以在 DSP Builder 中直接下載到FPGA 用戶開發(fā)板上，或者通過 Quartus II 完成硬件的下載、測試。其中有個流程在 DSP 設計中是不可或缺的，那就是 HDL 仿真。與 DSP Builder 可以配合使用的 HDL 仿真器是 ModelSim。DSP Builder 在生成 VHDL 代碼時，可以同時生成用于測試 DSP 模塊的 Test Bench(測試平臺)文件，DSP Builder 生成的 Test Bench 文件采用 VHDL 語言，測試向量與該 DSP 模塊在Simulink 中的仿真激勵相一致。通過 ModelSim 仿真生成的 Test Bench 可以驗證生成的 VHDL 代碼與 Simulink 中 DSP 模型的一致性。另外，DSP Builder 在產(chǎn)生 Test Bench 的同時，還產(chǎn)生了針對 ModelSim 仿真的 Tcl 腳本來簡化用戶的操作，掩蓋 ModelSim 仿真時的復雜性。在大部分情況下，Quartus II 對 DSP 模塊適配后，需要再次驗證適配后網(wǎng)表與 Simulink 中建立的 DSP 模型的一致性。這就需要再次使用 ModelSim 進行仿真，這時仿真采用 Quartus II 適配后帶延時信息的網(wǎng)表文件(EDIF 格式或者VHDL、Verilog 格式)。3.5 Quartus II 簡述設計中用到 QuartusⅡ來實現(xiàn)時序仿真，這里對其做一個簡單的闡述，以便在掌握了其原理后運用起來更得心應手。QuartusⅡ為 Altera DSP 開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境。QuartusⅡ是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境, Altera 是世界最大可編程邏輯器件供應商之一。QuartusⅡ在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 QuartusⅡ上可以完成圖 3.1 所示的整個基于 EDA 的 FPGA 設計流流程，它提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。QuartusⅡ設計工具完全支持 VHDL、Verilog 的設計流程，其內部嵌有VHDL、Verilog 邏輯綜合器。QuartusⅡ也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA CompilerⅡ，并能直接調用這些工具。同樣，QuartusⅡ具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，QuartusⅡ與 MATLAB 和 DSP Builder 結合，可以進行基于FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關鍵 EDA 工具。QuartusⅡ包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器17（Analysis &Synthesis） 、適配器（Fitter） 、裝配器（Assembler） 、時序分析器（Timing Analyzer） 、設計輔助模塊（Design Assistant） 、EDA 網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Compiler Database Interface）等。可以通過選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Compiler Tool(Tools 菜單) ，在 Compiler Tool 窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口。此外，QuartusⅡ還包含許多十分有用的 LPM（Library of Parameterized Modules）模塊，它們是復雜或高級系統(tǒng)構建的重要組成部分，在 SOPC 設計中被大量使用，也可在 QuartusⅡ普通設計文件一起使用。Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結構做了優(yōu)化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、DSP 模塊、LVDS 驅動器、PLL 以及 SERDES 和 DDIO 電路模塊等。圖 3.4 所示是 QuartusⅡ開發(fā)設計流程。圖 3.4 QuartusⅡ設計流程圖 3.4 上排是 QuartusⅡ編譯設計主控界面，它顯示了 QuartusⅡ自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編（裝配） 、時序參數(shù)提取以及編程下載幾個步驟。圖 3.4 下排的流程框圖，是與上面的 QuartusⅡ設計流程相對照的標準的 EDA 開發(fā)流程。QuartusⅡ編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87 及 VHDL’97標準） 、Verilog HDL 及 AHDL（Altera HDL） ，AHDL 是 Altera 公司自己設計、制定的硬件描述語言，是一種