《eda課程設(shè)計(jì) 基于VHDL的 洗衣機(jī)控制器》由會(huì)員分享，可在線閱讀，更多相關(guān)《eda課程設(shè)計(jì) 基于VHDL的 洗衣機(jī)控制器（15頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、子信息科學(xué)與技術(shù)專業(yè)課程設(shè)計(jì)任務(wù)書(shū)
學(xué)生姓名
專業(yè)班級(jí)
學(xué)號(hào)
題 目
洗衣機(jī)控制器
課題性質(zhì)
A
課題來(lái)源
D
指導(dǎo)教師
同組姓名
無(wú)
主要內(nèi)容
（1）設(shè)計(jì)一個(gè)洗衣機(jī)控制器，使洗衣機(jī)作如下運(yùn)轉(zhuǎn)：定時(shí)啟動(dòng)—〉正轉(zhuǎn)20秒—〉暫停10秒—〉反轉(zhuǎn)20秒—〉暫停10秒—〉定時(shí)不到，重復(fù)上面過(guò)程。
（2）若定時(shí)到，則停止，并發(fā)出音響信號(hào)。
（3）用兩個(gè)數(shù)碼管顯示洗滌的預(yù)置時(shí)間（分鐘數(shù)），按倒計(jì)時(shí)方式對(duì)洗滌過(guò)程作計(jì)時(shí)顯示，直到時(shí)間到停機(jī)；洗滌過(guò)程由開(kāi)始信號(hào)開(kāi)始。
（4）三只LED燈表示正轉(zhuǎn)、反轉(zhuǎn)、暫停三個(gè)狀態(tài)。
任務(wù)要求
（1） 制定完整地設(shè)
2、計(jì)方案，結(jié)合框圖進(jìn)行說(shuō)明。
（2） 給出主要模塊的VHDL程序。
（3） 如有可能，在實(shí)驗(yàn)箱上進(jìn)行下載驗(yàn)證。
（4） 給出完整地設(shè)計(jì)報(bào)告。
參考文獻(xiàn)
（1）黃智偉. FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 電子工業(yè)出版社 2005.1
（2）焦素敏. EDA課程設(shè)計(jì)指導(dǎo)書(shū) 河南工業(yè)大學(xué) 2008.2
（3）焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 2009.8
（４）閻石.數(shù)字電子技術(shù)基礎(chǔ) 高等教育出版社 2006.5
審查意見(jiàn)
指導(dǎo)教師簽字：
教研室主任簽字： 2012年 2月 20日
說(shuō)明：本表由指導(dǎo)教師填寫(xiě)，由教研
3、室主任審核后下達(dá)給選題學(xué)生，裝訂在設(shè)計(jì)（論文）首頁(yè)
1 設(shè)計(jì)任務(wù)及要求
（１）設(shè)計(jì)一個(gè)洗衣機(jī)控制器，控制洗衣機(jī)如下運(yùn)轉(zhuǎn):定時(shí)啟動(dòng)-正轉(zhuǎn)20秒-暫停10秒-反轉(zhuǎn)10秒-暫停10秒-定時(shí)未到回到“正轉(zhuǎn)20秒-暫停10秒-……”,定時(shí)到停止；
（２）若定時(shí)到，則停機(jī)發(fā)出音響信號(hào)；
（３）用兩個(gè)數(shù)碼管顯示洗滌的預(yù)置時(shí)間（分鐘數(shù)），按倒計(jì)時(shí)方式對(duì)洗滌過(guò)程作計(jì)時(shí)顯示，直到時(shí)間到停機(jī)；洗滌過(guò)程由“開(kāi)始”信號(hào)開(kāi)始；
（４）三只LED燈表示“正轉(zhuǎn)”、“反轉(zhuǎn)”、“暫?！比齻€(gè)狀態(tài)。
設(shè)計(jì)出的洗衣機(jī)控制器可以實(shí)現(xiàn)按預(yù)置的時(shí)間對(duì)衣服進(jìn)行洗滌，并在結(jié)束后發(fā)出音響提示。本次設(shè)計(jì)分工如下，有預(yù)置洗滌時(shí)間模塊、
4、倒計(jì)時(shí)減法計(jì)數(shù)器、狀態(tài)控制模塊、發(fā)出音響模塊和譯碼模塊。
2設(shè)計(jì)原理及總體框圖
（１）設(shè)計(jì)的總體框圖
正轉(zhuǎn)
暫停
反轉(zhuǎn)
暫停
停止
定時(shí)啟動(dòng)
定時(shí)未到
（２）設(shè)計(jì)總原理
洗衣機(jī)控制器的設(shè)計(jì)主要是定時(shí)器的設(shè)計(jì)。由一片F(xiàn)PGA (Field Programmable Gate Array)和外圍電路構(gòu)成了電器控制部分。FPGA接收鍵盤(pán)的控制命令，控制洗衣機(jī)的進(jìn)水、排水、水位和洗衣機(jī)的工作狀態(tài)、并控制顯示工作狀態(tài)以及設(shè)定直流電機(jī)速度、正反轉(zhuǎn)控制、制動(dòng)控制、起?？刂坪瓦\(yùn)動(dòng)狀態(tài)控制。對(duì)FPGA芯片的編程采用模塊化的VHDL (硬件描述語(yǔ)
5、言)進(jìn)行設(shè)計(jì)，設(shè)計(jì)分為三層實(shí)現(xiàn)，頂層實(shí)現(xiàn)整個(gè)芯片的功能。頂層和中間層多數(shù)是由VHDL的元件例化語(yǔ)句實(shí)現(xiàn)。中間層由無(wú)刷直流電機(jī)控制、運(yùn)行模式選擇、洗滌模式選擇、定時(shí)器、顯示控制、鍵盤(pán)掃描以及對(duì)直流電機(jī)控制板進(jìn)行速度設(shè)定、正反轉(zhuǎn)控制、啟停控制等模塊組成，它們分別調(diào)用底層模塊。
3 程序設(shè)計(jì)
（１）VHDL語(yǔ)言（VHSIC Hardware Description Language，甚高速集成電路硬件描述語(yǔ)言）是一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言，是對(duì)可編程邏輯器件進(jìn)行開(kāi)發(fā)與設(shè)計(jì)的重要工具，其優(yōu)點(diǎn)是：支持自上而下和基于庫(kù)的設(shè)計(jì)，支持范圍廣，具有多層次描述系統(tǒng)硬件功能的能力。VHDL
6、語(yǔ)言已成為IEEE的一種工業(yè)標(biāo)準(zhǔn)，是實(shí)現(xiàn)信息系統(tǒng)硬件開(kāi)發(fā)所必備的知識(shí)和技能。
（２）設(shè)計(jì)的各個(gè)模塊程序
ａ、倒計(jì)時(shí)減法計(jì)數(shù)器模塊
由于洗衣機(jī)有工作時(shí)間，必須要一模塊來(lái)控制它的工作時(shí)間范圍，所以我設(shè)計(jì)了一個(gè)減法計(jì)數(shù)器模塊，當(dāng)洗衣機(jī)開(kāi)始工作后，減法計(jì)數(shù)器即會(huì)實(shí)現(xiàn)減數(shù)功能，直到時(shí)間減到零，洗衣機(jī)便停止工作。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNT IS
PORT(CLK,TLA,START,ENTER: IN STD_LOGIC;
7、 INI: IN STD_LOGIC_VECTOR(7 DOWNTO 0);
SHOW: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
FINISH: OUT STD_LOGIC);
END COUNT;
ARCHITECTURE one OF COUNT IS
SIGNAL FINI:STD_LOGIC;
SIGNAL SHOW1:STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS(TLA,CLK,START)
VARIABLE NUM: STD_LOGI
8、C_VECTOR(7 DOWNTO 0);
BEGIN
IF ENTER='1' THEN NUM:=INI;--預(yù)置洗滌時(shí)間
ELSIF(TLA'EVENT AND TLA='1') THEN
IF START='1'AND NUM/=0 THEN--倒計(jì)時(shí)
NUM:=NUM-1;
END IF;
END IF;
IF ENTER='0' AND NUM=0 THEN
FINI<='1'; NUM:="00000000";--停止信號(hào)發(fā)出
ELSE
FINI<='0';
END IF;
9、
SHOW1<=NUM;
END PROCESS;
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
FINISH<=FINI; SHOW<=SHOW1;
END IF;
END PROCESS;
END;
ｂ、預(yù)置洗滌時(shí)間模塊
此模塊由一個(gè)累加器和一個(gè)命令控制器組成，用來(lái)實(shí)現(xiàn)預(yù)置洗滌時(shí)間的功能，洗滌時(shí)間以分鐘數(shù)為單位，用戶可根據(jù)自己的需求來(lái)設(shè)定洗滌時(shí)間的長(zhǎng)短。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
E
10、NTITY ADDER IS
PORT(IN1: IN STD_LOGIC;
Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END ADDER;
ARCHITECTURE one OF ADDER IS
SIGNAL add:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
Q<=ADD;
PROCESS(IN1)
BEGIN
IF IN1'EVENT AND IN1='1' THEN
ADD<=ADD+1;
END IF;
END PROCES
11、S;
END;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ORDER IS
PORT(CLK: IN STD_LOGIC;
ORDER: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
TIME:OUT INTEGER RANGE 128 DOWNTO 0);
END ORDER;
ARCHITECTURE one OF ORDER IS
BEGIN
PROCESS(CLK
12、)
BEGIN
CASE ORDER IS
WHEN "000" => TIME<=1;
WHEN "001" => TIME<=2;
WHEN "010" => TIME<=3;
WHEN "011" => TIME<=4;
WHEN "100" => TIME<=5;
WHEN "101" => TIME<=6;
WHEN "110" => TIME<=7;
WHEN "111" => TIME<=8;
WHEN OTHERS=> TIME<=0;
END CASE;
END PROCESS;
END;
ｃ、信號(hào)輸入模
13、塊
根據(jù)課程設(shè)計(jì)要求，必須將洗衣機(jī)的工作狀態(tài)及工作時(shí)間在數(shù)碼管和指示燈上顯示出來(lái)，此模塊是用來(lái)控制洗衣機(jī)的工作狀態(tài)及工作的頻率，并把工作狀態(tài)及工作時(shí)間顯示出來(lái)。
library ieee;
use ieee.std_logic_1164.all;
entity one is
port(clk:in std_logic;
fout:out std_logic;
start: in bit);
end entity one;
architecture one of one is
signal count:integer range 0 to 32;
14、
signal mid:std_logic;
begin
process(clk,start)
begin
if clk'event and clk='1' then
if start='1' then
if count=31 then --64分頻
count<=0;
mid<=not mid;
else count<=count+1;
end if;
fout<=mid;
end if;
end if;
end process;
end architecture one;
library ieee;
use ieee.std_logi
15、c_1164.all;
entity freq_div1min is
port(fout0:in std_logic;
fout1: out std_logic);
end entity freq_div1min;
architecture one of freq_div1min is
signal count:integer range 0 to 60;
signal mid:std_logic;
begin
process(fout0)
begin
if fout0'event and fout0='1' then
if count=29
16、 then --60分頻產(chǎn)生1分鐘的周期時(shí)鐘信號(hào)
count<=0;
mid<=not mid;
else count<=count+1;
end if;
fout1<=mid;
end if;
end process;
end architecture one;
ｄ、狀態(tài)控制模塊
此模塊是為了實(shí)現(xiàn)洗衣機(jī)的正轉(zhuǎn)、暫停、反轉(zhuǎn)的功能，它由一個(gè)狀態(tài)控制模塊構(gòu)成，是典型的狀態(tài)機(jī)。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY state IS
17、 PORT(CLK,t10a,t20a,finishb,START,ENTER: IN STD_LOGIC;
LED: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
t10_ena,t20_ena: out std_logic;
P: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END state;
ARCHITECTURE one OF state IS
TYPE STATES IS(ST0,ST1,ST2,ST3,ST4);
SIGNAL C_ST:STATES
18、;
BEGIN
PROCESS(CLK,ENTER,T10A,T20A)
BEGIN
IF ENTER='1'OR FINISHB='1' OR START='0'THEN
C_ST<=ST0;P<="00000000";LED<="000";
T10_ENA<='0';T20_ENA<='0';
ELSIF CLK'EVENT AND CLK='1'THEN
CASE C_ST IS
WHEN ST0 => C_ST<=ST1;T20_ENA<='1';T10_ENA<='0';
WHEN ST1 => LED<="001";p<="00
19、010100"; --正轉(zhuǎn)
IF T20A='1'THEN
C_ST<=ST2;T20_ENA<='0';T10_ENA<='1';
ELSE
C_ST<=ST1; T20_ENA<='1';T10_ENA<='0';
END IF;
WHEN ST2 => LED<="010";p<="00001010"; --暫停
IF T10A='1'THEN
C_S
20、T<=ST3;T20_ENA<='1';T10_ENA<='0';
ELSE
C_ST<=ST2; T20_ENA<='0';T10_ENA<='1';
END IF;
WHEN ST3 => LED<="100";p<="00010100";--反轉(zhuǎn)
IF T20A='1'THEN
C_ST<=ST4;T20_ENA<='0';T10_ENA<='1';
ELSE
21、 C_ST<=ST3; T20_ENA<='1';T10_ENA<='0';
END IF;
WHEN ST4 => LED<="010";p<="00001010";--暫停
IF T10A='1'THEN
C_ST<=ST1;T20_ENA<='1';T10_ENA<='0';
ELSE
C_ST<=ST4; T20_ENA<='0';T10_ENA<='1';
END IF;
22、
WHEN OTHERS=> C_ST<=ST0;
END CASE;
END IF;
END PROCESS;
END;
ｅ 譯碼電路
此模塊是為了在數(shù)碼管上顯示出預(yù)置時(shí)間并按倒計(jì)時(shí)方式顯示
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY YIMA IS
PORT(SHOW:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
SHOWB1,SHOWS1
23、,SHOWG1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END YIMA;
ARCHITECTURE TWO OF YIMA IS
SIGNAL SHOW1: INTEGER RANGE 128 DOWNTO 0;
SIGNAL SHOWB,SHOWS,SHOWG: INTEGER RANGE 0 TO 9 ;
begin
SHOW1<=CONV_INTEGER(SHOW);
PROCESS(SHOW1)
BEGIN
SHOWB<=SHOW1/100;
SHOWS<=SHOW1/10-SHOWB*10;
24、 SHOWG<=SHOW1-SHOWB*100-SHOWS*10;
SHOWB1<=CONV_STD_LOGIC_VECTOR(SHOWB,4);
SHOWS1<=CONV_STD_LOGIC_VECTOR(SHOWS,4);
SHOWG1<=CONV_STD_LOGIC_VECTOR(SHOWG,4);
END PROCESS;
END;
ｆ、音響模塊
當(dāng)洗滌時(shí)間結(jié)束時(shí)，洗衣機(jī)就會(huì)自動(dòng)發(fā)出警報(bào)聲，以此提醒用戶洗滌工作完成，此模塊就是實(shí)現(xiàn)次功能。
library ieee;
use ieee.std_logic_1164.all;
25、
use ieee.std_logic_unsigned.all;
entity warming is
port(clk: in std_logic;
finishc:in std_logic;
warn:out std_logic
);
end warming;
architecture six of warming is
begin
process(clk)
begin
if finishc='1' then warn<=clk;--停止工作時(shí)
else warn<='0';
end if;
end process;
end ;
26、
4 編譯及仿真
Max+plus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Max+plus II 的更新支持。Quartus II 是Altera公司繼Max+plus II之后開(kāi)發(fā)的一種針對(duì)其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開(kāi)發(fā)軟件，它的版本不斷升級(jí)，從4.0版到10.0版，這里介紹的是Quartus II ７.0版，該軟件有如下幾個(gè)顯著的特點(diǎn)：
1、Quartus II 的優(yōu)點(diǎn)
該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的EDA工具軟件。該軟件具有開(kāi)放性、與結(jié)
27、構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。
2、Quartus II對(duì)器件的支持
Quartus II支持Altera公司的MAX 3000A系列、MAX
28、7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的
29、片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。
3、Quartus II對(duì)第三方EDA工具的支持
對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。
Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的Logic
30、Lock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。
由上仿真波形可以看出，輸入一個(gè)脈沖信號(hào)clk，當(dāng)洗衣機(jī)工作狀態(tài)結(jié)束時(shí)，warming輸出端會(huì)有一個(gè)輸出脈沖，此時(shí)洗衣機(jī)會(huì)發(fā)出鳴叫聲。
洗衣機(jī)接通電源，按IN1設(shè)置洗滌時(shí)間按start、enter置為高電平洗衣機(jī)開(kāi)始工作，當(dāng)時(shí)鐘第一個(gè)上升沿到達(dá)時(shí)q1（正轉(zhuǎn)功能）為高電平維持20s以后變?yōu)榈碗娖蕉鴔2（暫停功能）隨著時(shí)鐘上升沿的到來(lái)變?yōu)楦唠娖骄S持10s變?yōu)榈碗娖?，然后q3（反轉(zhuǎn)功能）開(kāi)始隨著時(shí)鐘上升沿的到來(lái)變?yōu)楦唠娖焦ぷ骶S持20s后變?yōu)榈碗娖剑偻Ｖ筿3置高，接下
31、來(lái)電路一直重復(fù)上述工作，直到定時(shí)器計(jì)數(shù)結(jié)束。
5 硬件調(diào)試與結(jié)果分析
通過(guò)分析，該實(shí)驗(yàn)可選擇NO.7號(hào)電路進(jìn)行硬件驗(yàn)證，選定電路圖之后，再選擇ACEX1K/EP1K30TC144-3器件，對(duì)應(yīng)于該器件對(duì)各個(gè)輸入輸出信號(hào)進(jìn)行引腳鎖定。下載完成后便可進(jìn)行硬件驗(yàn)證。
6 參考文獻(xiàn)
（1）黃智偉. FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 電子工業(yè)出版社 2005.1
（2）焦素敏. EDA課程設(shè)計(jì)指導(dǎo)書(shū) 河南工業(yè)大學(xué) 2008.2
（3）焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 2009.8
（４）閻石.數(shù)字電子技術(shù)基礎(chǔ) 高等教育出版社 2006.5
心得
32、體會(huì)
課程設(shè)計(jì)是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí),發(fā)現(xiàn),提出,分析和解決實(shí)際問(wèn)題,鍛煉實(shí)踐能力的重要環(huán)節(jié),是對(duì)學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過(guò)程.從選題到定稿，從理論到實(shí)踐，可以說(shuō)得是苦多于甜，但是可以學(xué)到很多很多的的東西，同時(shí)不僅可以鞏固了以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)
33、理解得不夠深刻，掌握得不夠牢固，通過(guò)這次課程設(shè)計(jì)之后，一定把以前所學(xué)過(guò)的知識(shí)重新溫故。通過(guò)這次的VHDL設(shè)計(jì)，我可以說(shuō)是受益良多。看到洗衣機(jī)控制器的題目，我首先想到的是狀態(tài)機(jī)的設(shè)計(jì)，因?yàn)檎n本上說(shuō)狀態(tài)機(jī)其實(shí)就是控制器，后來(lái)經(jīng)過(guò)看書(shū)覺(jué)得應(yīng)該是摩爾型狀態(tài)機(jī)。通過(guò)這次設(shè)計(jì)，讓我初步掌握了VHDL的設(shè)計(jì)方法與一些技巧，讓我對(duì)FPGA的編程、定時(shí)器和計(jì)數(shù)器的設(shè)計(jì)更加熟悉，讓我更加明白時(shí)序組合門(mén)電路設(shè)計(jì)思路和方法。在設(shè)計(jì)中也參了和查閱了很多資料，從中學(xué)到不少課本上沒(méi)有的東西，這些對(duì)我將來(lái)的學(xué)習(xí)和工作都有很大的幫助。
這次課程設(shè)計(jì)是一個(gè)理論與實(shí)際結(jié)合的過(guò)程，讓我明白理論知識(shí)往往是不夠的，只有把所學(xué)的理論與實(shí)際行動(dòng)相結(jié)合，才能提高自己的綜合實(shí)際能力和獨(dú)立思考的能力。在設(shè)計(jì)過(guò)程中我們都會(huì)遇到很多的問(wèn)題，但往往是一個(gè)小問(wèn)題都會(huì)導(dǎo)致設(shè)計(jì)的失敗，這就要我們花大量的時(shí)間區(qū)思索和改正，這是一個(gè)很艱辛的過(guò)程，但同時(shí)也是我收獲最大的過(guò)程。
課程設(shè)計(jì)的時(shí)間是比較短暫，但從中卻學(xué)到了不少有用的知識(shí)。設(shè)計(jì)往往是一個(gè)苦中有樂(lè)的過(guò)程，我希望在以后的學(xué)習(xí)中自己能獨(dú)立思考，同時(shí)也要認(rèn)真去完成，這樣既能學(xué)到知識(shí)，也能讓自己的實(shí)踐操作得到鍛煉。
eda課程設(shè)計(jì) 基于VHDL的 洗衣機(jī)控制器
