觸發(fā)器及其應(yīng)用

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1、,單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,第9章 時序邏輯電路,觸發(fā)器是一個具有記憶功能的二進(jìn)制信息存貯器件，是構(gòu)成各種時序電路的最基本的邏輯單元。本章介紹了,基本,RS,觸發(fā)器，,JK,觸發(fā)器，,D,觸發(fā)器，移位寄存器，計數(shù)器，多諧振蕩器的原理應(yīng)用電路與計算機(jī)仿真設(shè)計方法。本章的重點是掌握觸發(fā)器組成的,應(yīng)用電路,的仿真設(shè)計與分析方法。注意不同結(jié)構(gòu)形式的觸發(fā)器之間的差別，注意采用不同觸發(fā)器構(gòu)成的寄存器，計數(shù)器，多諧振蕩器的特點。,內(nèi)容提要,9.1 觸發(fā)器及其應(yīng)用,觸發(fā)器具有兩個穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“,1,”和“,0,”，在一定的外界信號作用

2、下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)，它是一個具有記憶功能的二進(jìn)制信息存貯器件，是構(gòu)成各種時序電路的最基本的邏輯單元。,9.1.1基本,RS,觸發(fā)器,圖9.1.1,基本,RS,觸發(fā)器,圖為由兩個與非門交叉耦合構(gòu)成的基本,RS,觸發(fā)器，它是無時鐘控制低電平直接,觸發(fā)的觸發(fā)器?；?RS,觸發(fā)器具有置“,0,”、置“,1,”和“保持”三種功能。通常 稱為置“,1,”端，因為 ,0,（,1,）時觸發(fā)器,被置“,1,”；為置“,0,”端,因為 ,0,（,1,）時觸發(fā)器被置“,0,”,當(dāng) ,1,時狀態(tài)保持；,0,時，觸發(fā)器狀態(tài)不定，應(yīng)避免此種情況發(fā)生，為基本,RS,觸發(fā)器的功能表。基本,RS,觸發(fā)

3、器。也可以用兩個“或非門”組成，此時為高電平觸發(fā)。,輸,入,輸,出,S,R,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,1,1,Q,n,Q,n,1,1,表9.1.1 基本,RS,觸發(fā)器的功能表,9.1.2,JK,觸發(fā)器,在輸入信號為雙端的情況下，,JK,觸發(fā)器是功能完善、使用靈活和通用性較強(qiáng)的一種觸發(fā)器。本例采用,4027,B,雙,JK,觸發(fā)器，在,Multisim,環(huán)境下的引腳功能如圖所示,。,JK,觸發(fā)器的狀態(tài)方程為,:,Q,n+1,J,Q,n,k,Q,n,J,和,K,是數(shù)據(jù)輸入端，是觸發(fā)器狀態(tài)更新的依據(jù)，若,J、K,有兩個或兩個以上輸入端時，組成“與”的關(guān)系。,Q,與 為兩個

4、互補輸出端。通常把,Q0、1,的狀態(tài)定為觸發(fā)器“0”狀態(tài)；而把,Q1，0,定為“1”狀態(tài)。,圖9.1.2 雙,JK,觸發(fā)器引腳排列,上升沿觸發(fā),JK,觸發(fā)器的功能如表,輸,入,輸,出,S,D,R,D,CP,J,k,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,0,0,1,1,0,0,Q,n,Q,n,1,1,1,0,1,0,1,1,0,1,0,1,1,1,1,1,Q,n,Q,n,1,1,Q,n,Q,n,注：,任意態(tài)，,高到低電平跳變，低到高電平跳變，,Q,n,（,Q,n,）,現(xiàn)態(tài),，,Q,n+1,（,Q,n+1,）,次態(tài),，,不定態(tài),JK,觸發(fā)器常被用作緩沖存儲器，移位寄存器和計數(shù)器。

5、,9.1.3,D,觸發(fā)器,在輸入信號為單端的情況下，,D,觸發(fā)器用起來最為方便，其狀態(tài)方程為,Q,n+1,D,n,，,其輸出狀態(tài)的更新發(fā)生在,CP,脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時鐘到來前,D,端的狀態(tài)，,D,觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生等。有很多種型,號可供各種用途的需要而選用。如雙,D74LS74、,四,D 74LS175、,六,D 74LS174、CD4042,等。,圖9.1.3 為6,D CD4042,的引腳排列。功能如表。,9.1.3,CD4042,引腳排列圖,表9.1.3,D,觸發(fā)器功能表,輸,入,輸,出,S,

6、D,R,D,CP,D,Q,n,1,Q,n,1,0,1,1,0,1,0,0,1,0,0,1,1,1,1,0,1,1,0,0,1,1,1,Q,n,Q,n,9.1.4 雙,J-K,觸發(fā)器組成的時鐘變換電路,該電路主要用于單一雙時鐘脈沖的轉(zhuǎn)換，可作為雙時鐘可逆計數(shù)器的脈沖源。圖9.1.4所示電路是由雙,J-K,觸發(fā)器,CC4027,和四2輸入端與非門,CC4011,構(gòu)成的時鐘變換電路。將,CC4027,的,J,端(腳)接至端(腳)，,K,端(腳)接至,Q,端(腳)，,CP,端(腳)接與非門,U2A,和門,U2C,的輸入端。假設(shè),Q,端初始狀態(tài)為低電平“,o”,狀態(tài)，當(dāng),CP,脈沖上升沿到達(dá)后，,Q,端

7、變?yōu)楦唠娖健?”狀態(tài)，端為低電平“,o”,狀態(tài)。,CP,脈沖和,Q,端輸出經(jīng)門,U2A,與非后送入反相器門,U2B，,輸出一個與,CP,脈沖同步的脈沖。,圖9.1.4 時鐘變換電路,當(dāng)?shù)诙€,CP,上升沿到達(dá)后，,Q,變?yōu)榈碗娖健?o”,狀態(tài)，變?yōu)楦唠娖健?”狀態(tài)。,CP,脈沖和端輸出經(jīng)門,U2C,與非后送入反相器門,U2D，,輸出一個與,CP,脈沖同步的脈沖。,應(yīng)當(dāng)指出：經(jīng)轉(zhuǎn)換的雙時鐘脈沖，其頻率為,CP,的二分之一，,Q,A,（QA）,與,Q,B,（QA）,相差180。,波形如圖所示。,圖9.1.5,Q,A,、Q,B,輸出波形圖,9.1.5 四鎖存,D,型觸發(fā)器組成的智力競賽搶答器,智力競

8、賽搶答電路如圖所示。該電路能鑒別出4個數(shù)據(jù)中的第1個到來者，而對隨之而后到來的其它數(shù)據(jù)信號不再傳輸和作出響應(yīng)。至于哪一位數(shù)據(jù)最先到來，則可從,LED,指示看出。該電路主要用于智力競賽搶答器中。,圖9.1.6 智力競賽搶答電路,圖所示電路是由四鎖存,D,型觸發(fā)器,CC4042，,雙4輸入端與非門,CC4012、,四2輸入端或非門,CC4001,和六同相緩沖/變換器,CC4010,構(gòu)成的智力競賽搶答器。電路工作時，,CC4042,的極性端,EO(POL),處于高電平“1”，,E1(CP),端電平由和復(fù)位開關(guān)產(chǎn)生的信號決定。復(fù)位開關(guān),K,5,斷開時，,CC400l,的腳經(jīng)上拉電阻接,VCC,由于,K

9、,1,K,4,均為關(guān)斷狀態(tài)，,D,0,（DO）D,3,（D3）,均為低電平“0”狀態(tài)，所以為高電平“1”狀態(tài)，,CP,端為低電平“0”狀態(tài)，鎖存了前一次工作階段的,數(shù)據(jù)。新的工作階段開始，復(fù)位開關(guān),K,5,閉合，,CC4001,的腳接地，,CC4012,的輸出端腳也為低電平“0”狀態(tài)，所以,E1,端為高電平“1”狀態(tài)。以后，,E1,的狀態(tài)完全由,CC4042,的輸出端電平?jīng)Q定。一旦數(shù)據(jù)開關(guān)(,K,1,K,4,),有一個閉合，則,Q,0,（Q0）Q,3,（Q3）,中必有一端最先處于高電平“1”狀態(tài)，,相應(yīng)的,LED,被點亮，指示出第一信號的位數(shù)。同時,CC4012,的腳為高電平”1”狀態(tài)，迫使,E1,為低電平“0”狀態(tài)，在,CP,脈沖下降沿的作用下，第一信號被鎖存。電路對以后的信號便不再響應(yīng),。,該電路還可用于數(shù)字系統(tǒng)中，可檢測群脈沖的時序。圖中的,K,1,K,3,開關(guān)如果是機(jī)械觸點，則需對輸入信號進(jìn)行整形，以是高系統(tǒng)抗干擾能力。,CC4010,為電平接口電路，將,CMOS,集成電路高電平電壓轉(zhuǎn)換成適合,LED,工作的電壓。,